TW201740384A - 快閃記憶體 - Google Patents

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松原謙
岩瀬貴司
中西悟
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瑞薩電子股份有限公司
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Abstract

本發明之課題在於提供一種可降低製造成本之快閃記憶體。 根據一實施形態，快閃記憶體1具備：記憶胞陣列13，其由矩陣狀配置之複數個記憶胞MC構成；複數條字元線WL，其相對於記憶胞陣列13之各個列而設置；字元線驅動器11，其向複數條字元線WL各者輸出第1電壓群；及字元線驅動器12，其與字元線驅動器11一起向複數條字元線WL各者輸出第2電壓群。

Description

快閃記憶體
本發明係關於快閃記憶體，例如適於降低製造成本之快閃記憶體。
於快閃記憶體中，爲了重寫記憶於記憶胞之資料，需要對該記憶胞施加高電壓。因此，驅動高電壓之字元線驅動器等周邊電路必須使用具有耐高電壓程度之耐壓的MOS電晶體(高耐壓電晶體)而構成。 快閃記憶體相關之技術揭示於例如專利文獻1。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2014-10866號公報
[發明所欲解決之問題] 於設為使用高耐壓電晶體構成字元線驅動器之情形時，在搭載快閃記憶體之半導體裝置之製造步驟中，必需與形成於周邊電路之大部分所使用之低耐壓電晶體之步驟另外進而進行形成高耐壓電晶體之步驟。因此，於使用高耐壓電晶體構成字元線驅動器之方法中，有導致製造成本增大之問題。快閃記憶體之面積於半導體裝置之晶片面積中所佔的比例越小，製造成本之增大進而越顯著。其他課題與新穎之特徵將由本說明書之敘述及隨附圖式予以明瞭。 [解決問題之技術手段] 根據一實施形態，快閃記憶體具備：記憶胞陣列，其由矩陣狀配置之複數個記憶胞構成；複數條字元線，其相對於上述記憶胞陣列之各個列而設置；第1字元線驅動器，其向上述複數條字元線各者輸出第1電壓群；及第2字元線驅動器，其與上述第1字元線驅動器一起向上述複數條字元線各者輸出第2電壓群。 [發明之效果] 根據上述一實施形態，可提供一種能夠降低製造成本之快閃記憶體。
以下，一面參照圖式，一面對實施形態進行說明。另，由於圖式為簡略者，故不可以該圖式之記載為依據而狹隘地解釋實施形態之技術範圍。又，對相同之要素，標註相同之符號，省略重複之說明。 於以下之實施形態中爲了方便起見於需要時，分割為複數個部分或實施形態進行說明，但除了特別明示之情形以外，該等並非相互無關係者，而係一方為另一方之一部分或全部之變化例、應用例、詳細說明、補充說明等關係。又，於以下實施形態中，當提及要素之數量等(包含個數、數值、量、範圍等)之情形時，除了特別明示之情形及原理上明顯限定為特定之數量之情形等以外，並非限定於該特定之數量者，可為特定數量以上或以下。 又，於以下之實施形態中，其構成要素（亦包含動作步驟等）除了特別明示之情形及原理上可認為明顯必須之情形等以外，未必一定為必須者。同樣地，於以下之實施形態中，當提及構成要素等之形狀、位置關係等時，除了特別明示之情形及原理上可認為明顯並非如此之情形等以外，設為包含實質上與該形狀等近似或類似者等。其在上述數量等(包含個數、數值、量、範圍等)上亦相同。 ＜發明人等之事前研究＞ 在對實施形態1之快閃記憶體之細節進行說明之前，對本發明人等之事前研究之快閃記憶體50進行說明。 圖21係顯示達成實施形態前構想之快閃記憶體50之構成例之圖。如圖21所示，快閃記憶體50具備：記憶胞陣列53，其包含矩陣狀設置之複數個記憶胞MC；複數條字元線WL，其對於複數個記憶胞MC之各個列而設置；複數位元線對DL、SL，其等對於複數個記憶胞MC之各個行而設置；及字元線驅動器51，其向複數條字元線WL各者供給對應於來自外部之電壓信號的電壓。 於圖21之例中，設置有512列×2行之記憶胞MC、512列字元線WL、及2行位元線對DL、SL。此處，將複數個記憶胞MC中之在資料刪除時整批抹除記憶資料之記憶胞MC之集合體及其周邊電路稱作區塊BLK。於本例中，設置32個與鄰接之16條字元線WL(以下亦稱作字元線WL1～WL16)連接之32個記憶胞MC(以下，亦稱作記憶胞MC1_1～MC1_16、MC2_1～MC2_16)之集合體及其周邊電路即區塊BLK。以下，亦將32個區塊BLK稱作區塊BLK1～BLK32。另，當然，記憶胞MC之數量係可任意設定。 各記憶胞MC例如由高耐壓之N通道MOS電晶體構成。於各記憶胞MC之閘極連接有對應之字元線WL，於源極連接有對應之位元線SL，於汲極連接有對應之位元線DL。 字元線驅動器51具備：對應512條字元線WL而設置之512個位準移位器LS、與512個變流器INV。換言之，字元線驅動器51於每個區塊BLK1～BLK32，具備16個位準移位器LS(以下，亦稱作位準移位器LS1～LS16)、及16個變流器INV(以下，亦稱作變流器INV1～INV16)。 以下，對字元線驅動器51之區塊BLK1部分之構成進行說明。 位準移位器LS1～LS16均將來自外部之存取信號(位址信號、指令信號、啟動信號等)之最大電壓值及最小電壓值移位為對應於動作模式(資料刪除、資料寫入、或資料讀出)的值並輸出。變流器INV1～INV16使各個上段位準移位器LS1～LS16之輸出之反轉信號反轉，並向對應之字元線WL1～WL16輸出。換言之，變流器INV1～INV16驅動各個上段位準移位器LS1～LS16之輸出信號，並向對應之字元線WL1～WL16輸出。 另，變流器INV1～INV16均由P通道MOS電晶體及N通道MOS電晶體構成。以下，將構成變流器INVi(i為1～16之整數)之P通道MOS電晶體及N通道MOS電晶體分別稱作電晶體MPi及電晶體MNi。 關於字元線驅動器51之區塊BLK2～BLK32部分之構成，由於與字元線驅動器51之區塊BLK1部分之構成基本上相同，故省略其說明。 (快閃記憶體50之動作) 接著，參照圖22，說明快閃記憶體50之動作。圖22係簡單彙總快閃記憶體50之各動作模式之電壓施加狀態的圖。 首先，對記憶於快閃記憶體50之資料之重寫動作進行說明。於記憶資料之重寫中，於以區塊單位進行記憶資料之刪除後，以字元線單位進行記憶資料之寫入。 例如，於進行記憶於區塊BLK1之各記憶胞MC之資料之重寫之情形時，首先，進行記憶於區塊BLK1之各記憶胞MC之資料的整批抹除。具體而言，對屬於區塊BLK1之各記憶胞MC1_1～MC1_16、MC2_1～MC2_16之源極施加充分高於閘極之電壓。 於圖22之例中，將所有位元線對SL1、DL1～SL2、DL2之電位均設定為1.5 V，將形成記憶胞陣列53之P井之電位設定為1.5 V，將資料刪除對象之區塊BLK1之字元線WL1～WL16之電位均設定為-8.5 V，將資料刪除對象外之各區塊BLK2～BLK32之字元線WL1～WL16之電位均設定為1.5 V。藉此，對屬於區塊BLK1之記憶胞MC1_1～MC1_16、MC2_1～MC2_16之源極施加比閘極高於10 V之電壓。 藉此，在屬於區塊BLK1之記憶胞MC1_1～MC1_16、MC2_1～MC2_16中之記憶「0」之記憶胞中，由於蓄積於浮動閘極之電子被抽出至源極側，故將記憶資料自「0」重寫為「1」。即，屬於區塊BLK1之各記憶胞MC1_1～MC1_16、MC2_1～MC2_16之記憶資料全部被重寫為「1」(即，整批抹除)。 其後，以字元線單位對記憶胞進行記憶資料之寫入。 具體而言，首先，對區塊BLK1之與字元線WL1連接之記憶胞MC1_1、MC2_1進行資料之寫入。例如，於對記憶胞MC1_1寫入「0」，對記憶胞MC2_1寫入「1」之情形時，對記憶胞MC1_1之閘極施加充分高於源極之電壓。另一方面，不對記憶胞MC2_1之閘極施加充分高於源極之電壓。 於圖22之例中，將位元線對SL1、DL1之電位均設定為-8.5 V，將P井之電位設定為-8.5 V，將位元線對SL2、DL2之電位均設定為-3.5 V，將區塊BLK1之字元線WL1之電位設定為1.5 V。藉此，對屬於區塊BLK1之記憶胞MC1_1之閘極施加比源極高於10 V之電壓。另一方面，限定對屬於區塊BLK1之記憶胞MC2_1之閘極施加高於源極5 V之電壓。 藉此，於屬於區塊BLK1之記憶胞MC1_1中，由於自源極被吸引至閘極之電子被提取至浮動閘極，故寫入「0」之資料。另一方面，於屬於區塊BLK1之記憶胞MC2_1中，由於自源極被吸引至閘極之電子未被提取至浮動閘極，故維持「1」之記憶資料。 另，於圖22之例中，將區塊BLK1之字元線WL1以外之字元線WL之電位設定為-6.5 V。藉此，限定對區塊BLK1之與字元線WL1以外之字元線WL連接之各記憶胞MC之閘極施加比源極高2 V或低於3 V的電壓。因此，在區塊BLK1之與字元線WL1以外之字元線WL連接之各記憶胞MC中，維持「1」之記憶資料。 在區塊BLK1中，於對與字元線WL1連接之記憶胞MC1_1、MC2_1寫入資料完成後，接著，對與字元線WL2連接之記憶胞MC1_2、MC2_2進行資料之寫入。對屬於區塊BLK1之與各字元線WL3～WL16連接之記憶胞MC亦同樣地執行此種動作。 接著，對記憶於快閃記憶體50之資料之讀出動作進行說明。於記憶資料之讀出中，以記憶胞單位進行記憶資料之讀出。 例如，於讀出記憶於區塊BLK1之記憶胞MC1_1之資料之情形時，對記憶胞MC1_1之源極及汲極施加互不相同之位準之電壓，且若浮動閘極帶正電，則對記憶胞MC1_1之閘極施加如使記憶胞MC1_1接通之H位準之電壓。 於圖22之例中，將位元線DL1之電位設定為1 V，相對於此，將位元線SL1之電位設定為0 V。又，將P井之電位設定為-2 V。再者，將區塊BLK1之字元線WL1之電位設定為0 V。 此處，於記憶胞MC1_1記憶「0」。即，於記憶胞MC1_1之浮動閘極注入電子。因此，即便對記憶胞MC1_1之閘極施加H位準之電壓(0 V)，記憶胞MC1_1亦不接通。因此，於記憶胞MC1_1之源極及汲極間電流不流通。基於該結果，讀出「0」之記憶資料。 另，區塊BLK1之字元線WL1以外之各字元線WL之電位設定為-2 V。藉此，區塊BLK1之與字元線WL1以外之各字元線WL連接之記憶胞MC均斷開。因此，於讀出屬於區塊BLK1之記憶胞MC1_1之記憶資料之情形時，不受其他記憶胞MC之不良影響。又，位元線DL2、SL2之電位均設定為0 V。 另，於假定在記憶胞MC1_1記憶「1」之情形時，即，於記憶胞MC1_1之浮動閘極未注入電子之情形時，若對記憶胞MC1_1之閘極施加H位準電壓(0 V)，則記憶胞MC1_1接通。因此，於記憶胞MC1_1之源極及汲極間電流流通。基於該結果，讀出「1」之記憶資料。 (快閃記憶體50之課題說明) 如上所述，於快閃記憶體50中，爲了重寫記憶於記憶胞MC之資料，必須對該記憶胞MC施加10 V左右之高電壓。因此，驅動高電壓之字元線驅動器51並非為大部分周邊電路所使用之具有5 V以下耐壓之MOS電晶體(低耐壓電晶體)，而必須使用具有10 V以下耐壓之MOS電晶體(高耐壓電晶體)構成。 因此，於搭載快閃記憶體50之半導體裝置之製造過程中，必需與形成周邊電路大部分所使用之低耐壓電晶體之步驟另外進而進行形成高耐壓電晶體之步驟。因此，於使用高耐壓電晶體構成字元線驅動器51之方法中，有導致製造成本增大之問題。快閃記憶體50面積於半導體裝置之晶片面積所佔的比例越小，製造成本增大越顯著。 以下，參照圖23，對快閃記憶體50之課題具體地進行說明。圖23係顯示快閃記憶體50之資料刪除時之電壓之施加狀態的圖。於圖23之例中，區塊BLK1之各記憶胞MC成為資料刪除對象。 若參照圖23，則於資料刪除時，各位準移位器LS1～LS16均將1.5 V～0 V範圍之存取信號移位為1.5 V～-8.5 V之範圍並輸出。 在資料刪除對象之區塊BLK1中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。因此，區塊BLK1之變流器INV1～INV16使1.5 V之信號反轉為-8.5 V之信號，並分別對對應之字元線WL1～WL16輸出。 另一方面，於資料刪除對象外之各塊BLK2～BLK32中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即-8.5 V之信號。因此，各區塊BLK2～BLK32之變流器INV1～INV16使-8.5 V之信號反轉為1.5 V之信號，且分別對對應之字元線WL1～WL16輸出。 此時，分別設置於區塊BLK1之變流器INV1～INV16之電晶體MP1～MP16之汲極-源極間電壓Vds均顯示10 V，分別設置於區塊BLK1之變流器INV1～INV16之電晶體MN1～MN16之閘極-後閘極間電壓Vgw亦均顯示10 V。 又，分別設置於各區塊BLK2～BLK32之變流器INV1～INV16之電晶體MP1～MP16之閘極-後閘極間電壓Vgw均顯示10 V，分別設置於各區塊BLK2～BLK32之變流器INV1～INV16之電晶體MN1～MN16之汲極-源極間電壓Vds亦均顯示10 V。 因此，設置於字元線驅動器51之各變流器INV皆必須由具有10 V以上高耐壓之電晶體構成。因此，於搭載快閃記憶體50之半導體裝置之製造步驟中，必須在形成周邊電路大部分所使用之低耐壓電晶體之步驟之外進而進行形成高耐壓電晶體之步驟。其結果，有導致製造成本增大之問題。 因此，藉由不使用高耐壓電晶體而僅使用低耐壓電晶體構成字元線驅動器，可抑制製造步驟增加，其結果可降低製造成本，由此發明出實施形態1之快閃記憶體1。 ＜實施形態1＞ 圖1係顯示實施形態1之快閃記憶體1之構成例之圖。如圖1所示，快閃記憶體1具備：記憶胞陣列13，其包含矩陣狀設置之複數個記憶胞MC；複數條字元線WL，其對於複數個記憶胞MC之各個列而設置；複數位元線對DL、SL，其相對於複數個記憶胞MC之各個行而設置；字元線驅動器(第1字元線驅動器)11，其對複數條字元線WL各者輸出第1電壓群；及字元線驅動器(第2字元線驅動器)12，其與字元線驅動器11一起對複數條字元線WL各者輸出第2電壓群。 於圖1之例中，設置有512列×2行之記憶胞MC、512列字元線WL、及2行位元線對DL、SL。此處，將複數個記憶胞MC中在資料刪除時整批抹除記憶資料之記憶胞MC之集合體及其周邊電路稱作區塊BLK。於本例中，設置32個與鄰接之16條字元線WL(以下亦稱作字元線WL1～WL16)連接之32個記憶胞MC(以下，亦稱作記憶胞MC1_1～MC1_16、MC2_1～MC2_16)之集合體及其周邊電路即區塊BLK。以下，亦將32個區塊BLK稱作區塊BLK1～BLK32。另，當然，記憶胞MC之數量係可任意設定。 各記憶胞MC例如由10 V以下之高耐壓之N通道MOS電晶體構成。於各記憶胞MC之閘極連接有對應之字元線WL，於源極連接有對應之位元線SL，於汲極連接有對應之位元線DL。 (字元線驅動器11) 字元線驅動器11具備：對應於512條字元線WL而設置之512個位準移位器LS、512個變流器INV、及512個電晶體TN，且具備32個位準移位器LSA1。 換言之，字元線驅動器11於每個區塊BLK1～BLK32，具備16個位準移位器LS(以下，亦稱作位準移位器LS1～LS16)、16個變流器INV(以下，亦稱作變流器INV1～INV16)、16個N通道MOS電晶體TN(以下，亦稱作電晶體TN1～TN16)、及1個位準移位器LSA1。 以下，對字元線驅動器11之區塊BLK1部分之構成進行說明。 位準移位器LS1～LS16均將來自外部之存取信號之最大電壓值及最小電壓值移位為對應於動作模式(資料刪除、資料寫入、或資料讀出)的值並輸出。變流器INV1～INV16使各個上段位準移位器LS1～LS16之輸出之反轉信號反轉，並向對應之字元線WL1～WL16輸出。換言之，變流器INV1～INV16驅動各個上段位準移位器LS1～LS16之輸出信號，並向對應之字元線WL1～WL16輸出。 另，變流器INV1～INV16均由P通道MOS電晶體及N通道MOS電晶體構成。以下，將構成變流器INVi(i為1～16之整數)之P通道MOS電晶體及N通道MOS電晶體分別稱作電晶體MPi及電晶體MNi。 電晶體(第1電壓緩和電晶體)TN1～TN16分別設置於變流器INV1～INV16與記憶胞陣列13之間對應之字元線WL1～WL16上，且對閘極施加特定電壓(於本例中係1.5 V)。電晶體TN1～TN16為用以防止將高電壓施加於變流器INV1～INV16之電壓緩和用電晶體。 此處，區塊BLK1之變流器INV1～INV16及電晶體TN1～TN16均由5 V以下之低耐壓MOS電晶體構成，且形成於與其他區塊BLK2～BLK32獨立而設置之P井上。另，於5 V以下之低耐壓電晶體中，將汲極-源極間電壓Vds設為可耐5 V以下，將閘極-後閘極間電壓Vgw設為可耐5 V以下，將結電壓(junction voltage)Vj設為可耐8 V以下者。 位準移位器LSA1除了將來自外部之存取信號之最大電壓值及最小電壓值移位為對應於動作模式的值以外，還向變流器INV1～INV16之各個低電位側電源端子(電晶體MN1～MN16之各個源極)及P井輸出。 關於字元線驅動器11之區塊BLK2～BLK32部分之構成，由於與字元線驅動器11之區塊BLK1部分之構成基本上相同，故省略其說明。 (字元線驅動器12) 字元線驅動器12於每個區塊BLK1～BLK32，具備：2個位準移位器LSB1、LSB2、16個P通道MOS電晶體TR(以下，亦稱作電晶體TR1～TR16)、16個P通道MOS電晶體TA(以下，亦稱作電晶體TA1～TA16)、及16個P通道MOS電晶體TB(以下，亦稱作電晶體TB1～TB16)。 以下，對字元線驅動器12之區塊BLK1部分之構成進行說明。 位準移位器LSB1將來自外部之存取信號之最大電壓值及最小電壓值移位為對應於動作模式之值並輸出。 電晶體TR1～TR16分別設置於記憶胞陣列13與位準移位器LSB1之間對應之字元線WL1～WL16上，並藉由來自外部之存取信號控制接通斷開。即，電晶體TR1～TR16具有作為所謂選擇電路之功能，且向與接通狀態之電晶體TR連接之字元線WL輸出位準移位器LSB1之輸出的反轉信號。 位準移位器LSB2將來自外部之存取信號之最大電壓值及最小電壓值移位為對應於動作模式之值並輸出。電晶體TA1～TA16分別設置於電晶體TR1～TR16與記憶胞陣列13之間對應之字元線WL1～WL16上，並將位準移位器LSB2之輸出之反轉信號施加於閘極。電晶體TB1～TB16分別設置於電晶體TR1～TR16與電晶體TA1～TA16之間，並將對應於動作模式之特定電壓施加於閘極。電晶體TA1～TA16、TB1～TB16為用以防止將高電壓施加於電晶體TR1～TR16之電壓緩和用電晶體。 此處，區塊BLK1之電晶體TR1～TR16、TA1～TA16、TB1～TB16均由5 V以下之低耐壓MOS電晶體構成，且形成於與其他區塊BLK2～BLK32獨立而設置之N井上。對該N井，施加位準移位器LSB1之輸出之反轉信號。 關於字元線驅動器12之區塊BLK2～BLK32部分之構成，由於與字元線驅動器12之區塊BLK1部分之構成基本上相同，故省略其說明。 另，字元線驅動器11與字元線驅動器12隔著記憶胞陣列13對向配置。藉此，與局部配置字元線驅動器11、12之情形相比，由於可緩和配線混雜，故可使電路規模之增大為最小限度。 (快閃記憶體1之動作) 接著，參照圖2，說明快閃記憶體1之動作。圖2係簡單彙總快閃記憶體1之各動作模式之電壓之施加狀態的圖。 首先，對記憶於快閃記憶體1之資料之重寫動作進行說明。於記憶資料之重寫中，於以區塊單位進行資料之刪除後，以字元線單位進行記憶資料之寫入。 例如，於進行記憶於區塊BLK1之各記憶胞MC之資料之重寫之情形時，首先，進行記憶於區塊BLK1之各記憶胞MC之資料的整批抹除。具體而言，對屬於區塊BLK1之各記憶胞MC1_1～MC1_16、MC2_1～MC2_16之源極施加充分高於閘極之電壓。 於圖2之例中，以所有位元線對SL1、DL1～SL2、DL2為高阻抗(HiZ)之方式設定，將形成記憶胞陣列13之P井之電位設定為6.5 V，將資料刪除對象之區塊BLK1之字元線WL1～WL16之電位均設定為-3.5 V，將資料刪除對象外之區塊BLK2～BLK32之字元線WL1～WL16之電位均設定為6.5 V。另，由於位元線對SL1、DL1～SL2、DL2為高阻抗(HiZ)，故施加有較P井之電位6.5 V降低順接合結電壓量的電壓。藉此，對屬於區塊BLK1之各記憶胞MC1_1～MC1_16、MC2_1～MC2_16之源極施加比閘極高10 V左右之電壓。 藉此，屬於區塊BLK1之各記憶胞MC1_1～MC1_16、MC2_1～MC2_16中之記憶「0」之記憶胞中，由於蓄積於浮動閘極之電子被抽出至源極側，故將記憶資料自「0」重寫為「1」。即，屬於區塊BLK1之各記憶胞MC1_1～MC1_16、MC2_1～MC2_16之記憶資料全部被重寫為「1」(即，整批抹除)。 其後，以字元線單位對記憶胞進行記憶資料之寫入。 具體而言，首先，對區塊BLK1之與字元線WL1連接之記憶胞MC1_1、MC2_1進行資料之寫入。例如，於對記憶胞MC1_1寫入「0」，對記憶胞MC2_1寫入「1」之情形時，對記憶胞MC1_1之閘極施加充分高於源極之電壓。另一方面，不對記憶胞MC2_1之閘極施加充分高於源極之電壓。 於圖2之例中，將位元線對SL1、DL1之電位均設定為-3.5 V，將形成記憶胞陣列13之P井之電位設定為-3.5 V，將位元線對SL2、DL2之電位均設定為1.5 V，將區塊BLK1之字元線WL1之電位設定為6.5 V。藉此，對屬於區塊BLK1之記憶胞MC1_1之閘極施加比源極高於10 V之電壓。另一方面，限定對屬於區塊BLK1之記憶胞MC2_1之閘極施加比源極高5 V之電壓。 藉此，於屬於區塊BLK1之記憶胞MC1_1中，由於自源極被吸引至閘極之電子被提取至浮動閘極，故寫入「0」之資料。另一方面，於屬於區塊BLK1之記憶胞MC2_1中，由於自源極被吸引至閘極之電子未被提取至浮動閘極，故維持「1」之記憶資料。 另，於圖2之例中，將屬於區塊BLK1之各字元線WL2～WL16之電位設定為1.5 V，將屬於區塊BLK2～BLK32之各字元線WL1～WL16之電位設定為-1.5 V。藉此，限定對區塊BLK1之與字元線WL1以外之字元線WL連接之各記憶胞MC之閘極施加比源極高5 V或2 V的電壓。因此，在區塊BLK1之與字元線WL1以外之字元線WL連接之各記憶胞MC中，維持「1」之記憶資料。 在區塊BLK1中，於對與字元線WL1連接之記憶胞MC1_1、MC2_1寫入資料完成後，接著，對與字元線WL2連接之記憶胞MC1_2、MC2_2進行資料之寫入。對屬於區塊BLK1之與各字元線WL3～WL16連接之記憶胞MC亦同樣地執行此種動作。 接著，對記憶於快閃記憶體1之資料之讀出動作進行說明。於記憶資料之讀出中，以記憶胞單位進行記憶資料之讀出。 例如，於讀出記憶於區塊BLK1之記憶胞MC1_1之資料之情形時，對記憶胞MC1_1之源極及汲極施加互不相同之位準之電壓，且若浮動閘極帶正電，則對記憶胞MC1_1之閘極，施加如使記憶胞MC1_1接通之H位準電壓。 於圖2之例中，將位元線DL1之電位設定為1 V，相對於此，將位元線SL1之電位設定為0 V。又，將P井之電位設定為-2 V。再者，將區塊BLK1之字元線WL1之電位設定為0 V。 此處，於記憶胞MC1_1記憶「0」。即，於記憶胞MC1_1之浮動閘極注入電子。因此，即便對記憶胞MC1_1之閘極施加H位準之電壓(0 V)，記憶胞MC1_1亦不接通。因此，於記憶胞MC1_1之源極及汲極間電流不流通。基於該結果，讀出「0」之記憶資料。 另，區塊BLK1之字元線WL1以外之各字元線WL之電位設定為-2 V。藉此，區塊BLK1之與字元線WL1以外之各字元線WL連接之記憶胞MC均斷開。因此，於讀出記憶於區塊BLK1之記憶胞MC1_1之資料之情形時，不受其他記憶胞MC之不良影響。又，位元線DL2、SL2之電位均設定為0 V。 另，於假定在記憶胞MC1_1記憶「1」之情形時，即，於記憶胞MC1_1之浮動閘極未注入電子之情形時，若對記憶胞MC1_1之閘極施加H位準電壓(0 V)，則記憶胞MC1_1接通。因此，於記憶胞MC1_1之源極及汲極間電流流通。基於該結果，讀出「1」之記憶資料。 (快閃記憶體1之效果之說明) 如上所述，於快閃記憶體1中，爲了重寫記憶於記憶胞MC之資料，必須對該記憶胞MC施加10 V左右之高電壓。然而，驅動高電壓之字元線驅動器11、12係可不使用高耐壓電晶體，而由與大部分周邊電路所使用之電晶體相同之具有5 V以下耐壓之低耐壓電晶體構成。以下，參照圖3、圖4及圖5，對其理由進行說明。 圖3～圖5係分別顯示快閃記憶體1之資料刪除時、資料寫入時、及資料讀出時之電壓之施加狀態的圖。於以下，對於資料刪除時，刪除區塊BLK1之各記憶胞MC之記憶資料，於資料寫入時，對區塊BLK1之與字元線WL1連接之各記憶胞MC寫入資料，於資料讀出時，讀出區塊BLK1之記憶胞MC1_1之記憶資料的情形進行說明。 首先，若參照圖3，則於資料刪除時，字元線驅動器11之各位準移位器LS1～LS16、LSA1均將1.5 V～0 V範圍之存取信號移位為1.5 V～-3.5 V之範圍並輸出。字元線驅動器12之各位準移位器LSB1將1.5 V～0 V範圍之存取信號移位為6.5 V～3.3 V之範圍並輸出。又，字元線驅動器12之各位準移位器LSB2將1.5 V～0 V範圍之存取信號移位為3.3 V～0 V之範圍並輸出。 在字元線驅動器11之區塊BLK1部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即‑3.5 V之信號。因此，變流器INV1～INV16使1.5 V之信號反轉為-3.5 V之信號並分別輸出。變流器INV1～INV16之輸出即-3.5 V之信號分別供給至對應之字元線WL1～WL16。 在字元線驅動器11之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即-3.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即1.5 V之信號。因此，變流器INV1～INV16使-3.5 V之信號反轉為1.5 V之信號並輸出。此處，由於電晶體TN1～TN16於閘極及源極供給有1.5 V之電壓，故均為斷開狀態。 在字元線驅動器12之區塊BLK1部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即3.3 V之信號。此處，由於電晶體TR1～TR16於閘極及源極供給有3.3 V之電壓，故均為斷開狀態。另，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即0 V之信號。對電晶體TB1～TB16之閘極，供給3.3 V之電壓。 在字元線驅動器12之各區塊BLK2～BLK32部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即6.5 V之信號。又，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即3.3 V之信號。對電晶體TB1～TB16之閘極，供給3.3 V之電壓。因此，電晶體TR1～TR16、TB1～TB16、TA1～TA16均為接通狀態。因此，位準移位器LSB1之反轉輸出即6.5 V之信號供給至對應之字元線WL1～WL16。 此時，例如，區塊BLK1之電晶體TA1～TA16之結電壓Vj均顯示6.8 V。又，各區塊BLK2～BLK32之電晶體TN1～TN16之結電壓Vj均顯示5 V。構成字元線驅動器11、12之除此以外之所有電晶體，結電壓Vj亦為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下。 接著，若參照圖4，則於資料寫入時，字元線驅動器11之各位準移位器LS1～LS16、LSA1均將1.5 V～0 V範圍之存取信號移位為1.5 V～-1.5 V之範圍並輸出。字元線驅動器12之各位準移位器LSB1將1.5 V～0 V範圍之存取信號移位為6.5 V～3.3 V之範圍並輸出。又，字元線驅動器12之各位準移位器LSB2將1.5 V～0 V範圍之存取信號移位為3.3 V～0 V之範圍並輸出。 在字元線驅動器11之區塊BLK1部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即-1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即1.5 V之信號。因此，變流器INV1～INV16使-1.5 V之信號反轉為1.5 V之信號並分別輸出。此處，由於電晶體TN1於閘極及源極供給有1.5 V之電壓，故為斷開狀態。另一方面，由於與字元線WL2～WL16連接之字元線驅動器12之輸出為高阻抗(HiZ)，故變流器INV2～INV16之輸出即1.5 V之信號係分別供給至對應之字元線WL2～WL16。另，實際上，施加於字元線WL2～WL16之電壓分別顯示較1.5 V降低電晶體TN2～TN16之閾值電壓量的值，但在圖式上爲了簡略化而表述為1.5 V。 在字元線驅動器11之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即-1.5 V之信號。因此，變流器INV1～INV16使1.5 V之信號反轉為-1.5 V之信號並輸出。變流器INV1～INV16之輸出即-1.5 V之信號分別供給至對應之字元線WL1～WL16。 在字元線驅動器12之區塊BLK1部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即6.5 V之信號。此處，由於供給至閘極及源極之電壓為閾值電壓以上，故電晶體TR1為接通狀態。另一方面，由於電晶體TR2～TR16於閘極及源極供給有6.5 V之電壓，故為斷開狀態。又，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即3.3 V之信號。對電晶體TB1～TB16之閘極，供給3.3 V之電壓。因此，位準移位器LSB1之反轉輸出即6.5 V之信號僅供給至對應之字元線WL1。 在字元線驅動器12之各區塊BLK2～BLK32部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即3.3 V之信號。此處，由於供給至閘極及源極之電壓未達閾值電壓，故電晶體TR1～TR16均為斷開狀態。另，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即0 V之信號。對電晶體TB1～TB16之閘極，供給3.3 V之電壓。 此時，例如，區塊BLK1之電晶體TN1、TA2～TA16之結電壓Vj均顯示5 V。又，各區塊BLK2～BLK32之電晶體TA1～TA16之結電壓Vj均顯示4.8 V。構成字元線驅動器11、12之除此以外之所有電晶體，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下 接著，若參照圖5，則於資料讀出時，字元線驅動器11之各位準移位器LS1～LS16、LSA1均將1.5 V～0 V範圍之存取信號移位為1.5 V～-2 V範圍並輸出。字元線驅動器12之各位準移位器LSB1、LSB2均將1.5 V～0 V範圍之存取信號移位為3.3 V～0 V範圍並輸出。 在字元線驅動器11之區塊BLK1部分中，對變流器INV1，供給位準移位器LS1之反轉輸出即-2 V之信號，對變流器INV2～INV16，分別供給位準移位器LS2～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給0 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即-2 V之信號。因此，變流器INV1使-2 V之信號反轉為0 V之信號並輸出，變流器INV2～INV16使1.5 V之信號反轉為-2 V之信號並輸出。變流器INV1之輸出即0 V之信號供給至對應之字元線WL1，變流器INV2～INV16之輸出即-2 V之信號分別供給至對應之字元線WL2～WL16。 在字元線驅動器11之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給0 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即-2 V之信號。因此，變流器INV1～INV16使1.5 V之信號反轉為‑2 V之信號並輸出。變流器INV1～INV16之輸出即-2 V之信號分別供給至對應之字元線WL1～WL16。 在字元線驅動器12之區塊BLK1部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即0 V之信號。此處，由於供給至閘極及源極之電壓未達閾值電壓，故電晶體TR1～TR16均為斷開狀態。另，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即0 V之信號。對電晶體TB1～TB16之閘極，供給0 V之電壓。 在字元線驅動器12之各區塊BLK2～BLK32部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即0 V之信號。此處，由於供給至閘極及源極之電壓未達閾值電壓，故電晶體TR1～TR16均為斷開狀態。另，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即0 V之信號。對電晶體TB1～TB16之閘極，供給0 V之電壓。 如上所述，於資料讀出時，僅藉由可高速動作之字元線驅動器11驅動512條字元線WL。又，在構成字元線驅動器11、12之所有電晶體中，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下。 如此，本實施形態之快閃記憶體1使用2個字元線驅動器11、12產生用以於資料重寫時施加於記憶胞MC之高電壓。藉此，本實施形態之快閃記憶體1可不使用高耐壓電晶體，而僅使用低耐壓電晶體構成字元線驅動器11、12，因而可抑制製造步驟增加，其結果，可降低製造成本。 又，本實施形態之快閃記憶體1藉由使用低耐壓電晶體構成字元線驅動器11、12，與使用高耐壓電晶體構成字元線驅動器之情形相比，可實現高速動作。 再者，本實施形態之快閃記憶體1係於資料讀出時僅使用字元線驅動器11驅動字元線WL等，根據動作模式區分使用字元線驅動器11、12。因此，由於快閃記憶體1可有效率地實施佈局，故可抑制增大電路規模。具體而言，例如，由於字元線驅動器12無須高速動作，故可由尺寸較小之電晶體構成。 另，字元線驅動器11、12之構成不限定於上述構成，於不脫離主旨之範圍內，可適當變更為具有同等功能之其他構成。以下，簡單地說明字元線驅動器12之變化例。 (字元線驅動器12之變化例) 首先，於圖6顯示字元線驅動器12之一部分之具體構成例。參照圖6，於字元線驅動器12，於設置於各區塊BLK1～BLK32之電晶體TR1～TR16、電晶體TB1～TB16及電晶體TA1～TA16間，分別設置有防浮動用之P通道MOS電晶體。 接著，於圖7將字元線驅動器12之一部分之變化例顯示為字元線驅動器12a。參照圖7，字元線驅動器12a與字元線驅動器12相比，在各區塊BLK1～BLK32中不具備電晶體TA1～TA16。且，於資料寫入時，對設置於各區塊BLK1～BLK32之電晶體TB1～TB16之閘極，供給1.5 V之電壓而代替3.3 V之電壓。 藉此，於資料寫入時(及資料刪除時)，構成字元線驅動器12之各電晶體之汲極-源極間電壓Vds之最大值自3.5 V上升至5 V，但只要可容許此值，則可將字元線驅動器12適當變更為字元線驅動器12a之構成。此點在其他實施形態中亦可謂相同。 ＜實施形態2＞ 圖8係顯示實施形態2之快閃記憶體2之構成例之圖。快閃記憶體2具備：記憶胞陣列23、字元線驅動器21、22、複數條字元線WL、及複數位元線對DL、SL。另，記憶胞陣列23、字元線驅動器21、22係分別對應於記憶胞陣列13、字元線驅動器11、12。 於字元線驅動器21中，與字元線驅動器11相比，於各區塊BLK1～BLK32中未設置位準移位器LSA1。又，設置於區塊BLK1～BLK32各者之複數個變流器INV1～INV16及複數個電晶體TN1～TN16形成於共通之P井上。再者，對設置於區塊BLK1～BLK32各者之複數個變流器INV1～INV16之低電位側電源端子供給共通之電壓。關於字元線驅動器22及具備其之快閃記憶體2之其他構成，由於與字元線驅動器11及具備其之快閃記憶體1相同，故省略該等說明。 (快閃記憶體2之各動作模式之電壓施加狀態) 圖9～圖11係分別顯示快閃記憶體2之資料刪除時、資料寫入時、及資料讀出時之電壓之施加狀態的圖。於以下，對於資料刪除時，刪除區塊BLK1之各記憶胞MC之記憶資料，於資料寫入時，對區塊BLK1之與字元線WL1連接之各記憶胞MC寫入資料，於資料讀出時，讀出區塊BLK1之記憶胞MC1_1之記憶資料的情形進行說明。 首先，若參照圖9，則於資料刪除時，字元線驅動器21之各位準移位器LS1～LS16均將1.5 V～0 V範圍之存取信號移位為1.5 V～-3.5 V之範圍並輸出。字元線驅動器22之各位準移位器LSB1將1.5 V～0 V範圍之存取信號移位為6.5 V～3.3 V之範圍並輸出。又，字元線驅動器22之各位準移位器LSB2將1.5 V～0 V範圍之存取信號移位為3.3 V～0 V之範圍並輸出。 在字元線驅動器21之區塊BLK1部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給-3.5 V之電壓。因此，變流器INV1～INV16使1.5 V之信號反轉為-3.5 V之信號並分別輸出。變流器INV1～INV16之輸出即-3.5 V之信號分別供給至對應之字元線WL1～WL16。 在字元線驅動器21之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即-3.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給-3.5 V之電壓。因此，變流器INV1～INV16使-3.5 V之信號反轉為1.5 V之信號並輸出。此處，由於電晶體TN1～TN16於閘極及源極供給1.5 V之電壓，故均為斷開狀態。 由於字元線驅動器22之資料刪除時之電壓施加狀態與字元線驅動器12之情形相同，故省略其說明。 此時，資料刪除對象外之各區塊BLK2～BLK32之電晶體TN1～TN16之結電壓Vj均顯示10 V。然而，例如於動作環境始終為低溫之情形時，若保障結電壓Vj為8 V以下，則可採用本構成。 接著，若參照圖10，則於資料寫入時，字元線驅動器21之各位準移位器LS1～LS16均將1.5 V～0 V範圍之存取信號移位為1.5 V～-1.5 V之範圍並輸出。字元線驅動器22之各位準移位器LSB1將1.5 V～0 V範圍之存取信號移位為6.5 V～3.3 V之範圍並輸出。又，字元線驅動器22之各位準移位器LSB2將1.5 V～0 V範圍之存取信號移位為3.3 V～0 V之範圍並輸出。 在字元線驅動器21之區塊BLK1部分中，對變流器INV1，供給位準移位器LS1之反轉輸出即-1.5 V之信號，對變流器INV2～INV16，分別供給位準移位器LS2～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給-1.5 V之電壓。因此，變流器INV1使‑1.5 V之信號反轉為1.5 V之信號並輸出，變流器INV2～INV16使1.5 V之信號反轉為-1.5 V之信號並分別輸出。此處，由於電晶體TN1於閘極及源極供給有1.5 V之電壓，故為斷開狀態。另一方面，變流器INV2～INV16之輸出即-1.5 V之信號係分別供給至對應之字元線WL2～WL16。 在字元線驅動器21之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給-1.5 V之電壓。因此，變流器INV1～INV16使1.5 V之信號反轉為-1.5 V之信號並輸出。變流器INV1～INV16之輸出即-1.5 V之信號分別供給至對應之字元線WL1～WL16。 由於字元線驅動器22之資料寫入時之電壓施加狀態與字元線驅動器12之情形相同，故省略其說明。 此時，例如，區塊BLK1之電晶體TN1、TA2～TA16之結電壓Vj均顯示8 V。又，各區塊BLK2～BLK32之電晶體TA1～TA16之結電壓Vj均顯示4.8 V。構成字元線驅動器21、22之除此以外之所有電晶體，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下 接著，若參照圖11，則於資料讀出時，字元線驅動器21之各位準移位器LS1～LS16均將1.5 V～0 V範圍之存取信號移位為1.5 V～-2 V範圍並輸出。字元線驅動器22之各位準移位器LSB1、LSB2均將1.5 V～0 V範圍之存取信號移位為3.3 V～0 V範圍並輸出。 在字元線驅動器21之區塊BLK1部分中，對變流器INV1，供給位準移位器LS1之反轉輸出即-2 V之信號，對變流器INV2～INV16，分別供給位準移位器LS2～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給0 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給-2 V之電壓。因此，變流器INV1使-2 V之信號反轉為0 V之信號並輸出，變流器INV2～INV16使1.5 V之信號反轉為‑2 V之信號並輸出。變流器INV1之輸出即0 V之信號供給至對應之字元線WL1，變流器INV2～INV16之輸出即-2 V之信號分別供給至對應之字元線WL2～WL16。 在字元線驅動器21之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給0 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給-2 V之電壓。因此，變流器INV1～INV16使1.5 V之信號反轉為-2 V之信號並輸出。變流器INV1～INV16之輸出即-2 V之信號分別供給至對應之字元線WL1～WL16。 由於字元線驅動器22之資料讀出時之電壓施加狀態與字元線驅動器12之情形相同，故省略其說明。 如上所述，於資料讀出時，僅藉由可高速動作之字元線驅動器21驅動512條字元線WL。又，在構成字元線驅動器21、22之所有電晶體中，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下。 如此，快閃記憶體2在資料刪除時結電壓Vj顯示10以下，但若明瞭結電壓Vj於例如動作環境始終為低溫之情形等為低耐壓電晶體之耐壓以下，則可獲得與快閃記憶體1同等程度之效果。再者，由於快閃記憶體2使字元線驅動器11之P井共通化，且不設置位準移位器LSA1，故可進而抑制電路規模增大。 另，字元線驅動器21、22之構成不限定於上述構成，於不脫離主旨之範圍內，可適當變更為具有同等功能之其他構成。又，字元線驅動器21、22之動作亦不限定於上述動作，而可適當變更。以下，簡單地說明快閃記憶體2之另一電壓施加狀態。 (快閃記憶體2之資料刪除時之另一電壓施加狀態) 圖12係顯示快閃記憶體2之資料刪除時之另一電壓施加狀態之圖。於圖12之例中，於資料刪除時，整批抹除區塊BLK1～BLK32之所有記憶胞MC之記憶資料。因此，於資料刪除時，各區塊BLK2～BLK32為與區塊BLK1之情形相同之電壓施加狀態。 藉此，於快閃記憶體2之資料刪除時，可將結電壓Vj抑制為6.8 V以下。 ＜實施形態3＞ 圖13係顯示實施形態3之快閃記憶體3之構成例之圖。快閃記憶體3具備：記憶胞陣列33、字元線驅動器31、32、複數條字元線WL、及複數位元線對DL、SL。另，記憶胞陣列33、字元線驅動器31、32分別對應於記憶胞陣列13、字元線驅動器11、12。 字元線驅動器31與字元線驅動器11相比，在各區塊BLK1～BLK32中，代替N通道MOS電晶體TN1～TN16而具備P通道MOS電晶體TP1～TP16，且進而具備位準移位器LSC1。 在各區塊BLK1～BLK32中，電晶體TP1～TP16分別串聯地設置於構成變流器INV1～INV16之P通道MOS電晶體MP1～MP16，且對閘極施加對應於動作模式之特定電壓(於本例中，為6.5 V或0 V)。電晶體TP1～TP16為用以防止將高電壓施加於變流器INV1～INV16之電壓緩和用電晶體。 在各區塊BLK1～BLK32中，位準移位器LSC1除了將來自外部之存取信號之最大電壓值及最小電壓值移位為對應於動作模式之值以外，還向形成變流器INV1～INV16之N井輸出。 關於字元線驅動器31及具備其之快閃記憶體3之其他構成，由於與字元線驅動器11及具備其之快閃記憶體1相同，故省略該等之說明。另，在各區塊BLK1～BLK32中，可不設置位準移位器LS1～LS16。 (快閃記憶體3之各動作模式之電壓施加狀態) 圖14～圖16係分別顯示快閃記憶體3之資料刪除時、資料寫入時、及資料讀出時之電壓之施加狀態的圖。於以下，對於資料刪除時，刪除區塊BLK1之各記憶胞MC之記憶資料，於資料寫入時，對區塊BLK1之與字元線WL1連接之各記憶胞MC寫入資料，於資料讀出時，讀出區塊BLK1之記憶胞MC1_1之記憶資料的情形進行說明。 首先，若參照圖14，則於資料刪除時，字元線驅動器31之各位準移位器LS1～LS16、LSA1均將1.5 V～0 V範圍之存取信號移位為1.5 V～‑3.5 V之範圍並輸出。又，字元線驅動器31之各位準移位器LSC1將1.5 V～0 V範圍之存取信號移位為6.5 V～3.3 V之範圍並輸出。 在字元線驅動器31之區塊BLK1部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即‑3.5 V之信號。進而，對電晶體TP1～TP16之閘極供給6.5 V之電壓，對N井供給位準移位器LSC1之反轉輸出即3.3 V之信號。因此，變流器INV1～INV16使1.5 V之信號反轉為-3.5 V之信號並分別輸出。變流器INV1～INV16之輸出即-3.5 V之信號分別供給至對應之字元線WL1～WL16。 在字元線驅動器31之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即1.5 V之信號。進而，對電晶體TP1～TP16之閘極供給6.5 V之電壓，對N井供給位準移位器LSC1之反轉輸出即6.5 V之信號。因此，變流器INV1～INV16之輸出均為高阻抗狀態。 由於字元線驅動器32之資料刪除時之電壓施加狀態與字元線驅動器12之情形相同，故省略其說明。 此時，例如區塊BLK1之電晶體TA1～TA16之結電壓Vj均顯示6.8 V。又，構成各區塊BLK2～BLK32之變流器INV1～INV16之電晶體的結電壓Vj均顯示5 V。然而，構成字元線驅動器31、32之除此以外之所有電晶體，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下。 接著，若參照圖15，則於資料寫入時，字元線驅動器31之各位準移位器LS1～LS16、LSA1均將1.5 V～0 V範圍之存取信號移位為1.5 V～‑1.5 V之範圍並輸出。字元線驅動器31之各位準移位器LSC1將1.5 V～0 V範圍之存取信號移位為6.5 V～3.3 V之範圍並輸出。 在字元線驅動器31之區塊BLK1部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即1.5 V之信號。再者，對電晶體TP1～TP16之閘極供給6.5 V之電壓，對N井供給位準移位器LSC1之反轉輸出即6.5 V之信號。因此，變流器INV1之輸出為高阻抗狀態。另一方面，由於與字元線WL2～WL16連接之字元線驅動器32之輸出為高阻抗(HiZ)，故變流器INV2～INV16分別自低電位側電源端子輸出1.5 V之信號。該等1.5 V之信號分別供給至對應之字元線WL2～WL16。另，實際上，施加於字元線WL2～WL16之電壓分別顯示較1.5 V降低電晶體MN2～MN16之閾值電壓量的值，但在圖式上爲了簡略化而表述為1.5 V。 在字元線驅動器31之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即-1.5 V之信號。進而，對電晶體TP1～TP16之閘極供給6.5 V之電壓，對N井供給位準移位器LSC1之反轉輸出即3.3 V之信號。因此，變流器INV1～INV16使1.5 V之信號反轉為-1.5 V之信號並輸出。變流器INV1～INV16之輸出即-1.5 V之信號分別供給至對應之字元線WL1～WL16。 由於字元線驅動器32之資料寫入時之電壓施加狀態與字元線驅動器12之情形相同，故省略其說明。 此時，例如，區塊BLK1之電晶體MP1、MN1、TA2～TA16之結電壓Vj均顯示5 V。又，各區塊BLK2～BLK32之電晶體TA1～TA16之結電壓Vj均顯示4.8 V。構成字元線驅動器31、32之除此以外之所有電晶體，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下 接著，若參照圖16，則於資料讀出時，字元線驅動器31之各位準移位器LS1～LS16、LSA1均將1.5 V～0 V範圍之存取信號移位為2 V～0 V範圍並輸出。字元線驅動器31之各位準移位器LSC1將1.5 V～0 V範圍之存取信號移位為2 V～0 V範圍並輸出。 在字元線驅動器31之區塊BLK1部分中，對變流器INV1，供給位準移位器LS1之反轉輸出即0 V之信號，對變流器INV2～INV16，分別供給位準移位器LS2～LS16之反轉輸出即2 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給2 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即0 V之信號。再者，對電晶體TP1～TP16之閘極供給0 V之電壓，對N井供給位準移位器LSC1之反轉輸出即2 V之信號。因此，變流器INV1使0 V之信號反轉為2 V之信號並輸出，變流器INV2～INV16使2 V之信號反轉為0 V之信號並輸出。變流器INV1之輸出即2 V之信號供給至對應之字元線WL1，變流器INV2～INV16之輸出即0 V之信號分別供給至對應之字元線WL2～WL16。 在字元線驅動器31之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即2 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給2 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即0 V之信號。再者，對電晶體TP1～TP16之閘極供給0 V之電壓，對N井供給位準移位器LSC1之反轉輸出即2 V之信號。因此，變流器INV1～INV16使2 V之信號反轉為0 V之信號並輸出。變流器INV1～INV16之輸出即0 V之信號分別供給至對應之字元線WL1～WL16。 在字元線驅動器32之區塊BLK1部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即3.3 V之信號。此處，由於供給至閘極及源極之電壓未達閾值電壓，故電晶體TR1～TR16均為斷開狀態。另，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即3.3 V之信號。對電晶體TB1～TB16之閘極，供給3.3 V之電壓。 在字元線驅動器32之各區塊BLK2～BLK32部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即3.3 V之信號。此處，由於供給至閘極及源極之電壓未達閾值電壓，故電晶體TR1～TR16均為斷開狀態。另，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即3.3 V之信號。對電晶體TB1～TB16之閘極，供給3.3 V之電壓。 如上所述，於資料讀出時，僅藉由可高速動作之字元線驅動器31驅動512條字元線WL。又，在構成字元線驅動器31、32之所有電晶體中，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下。 如此，本實施形態之快閃記憶體3可獲得與快閃記憶體1同等程度之效果。另，本實施形態之快閃記憶體3可於資料讀出時使用正電壓進行記憶胞MC之存取。 另，字元線驅動器31、32之構成不限定於上述構成，於不脫離主旨之範圍內，可適當變更為具有同等功能之其他構成。 ＜實施形態4＞ 圖17係顯示實施形態4之快閃記憶體4之構成例之圖。快閃記憶體4具備：記憶胞陣列43、字元線驅動器41、42、複數條字元線WL、及複數位元線對DL、SL。另，記憶胞陣列43、字元線驅動器41、42分別對應於記憶胞陣列13、字元線驅動器11、12。 字元線驅動器41與字元線驅動器11相比，在各區塊BLK1～BLK32中，進而具備N通道MOS電晶體TN21～TN36及位準移位器LSD1。 在各區塊BLK1～BLK32中，電晶體TN21～TN36分別串聯地設置於電晶體TN1～TN16，且對閘極供給位準移位器LSD1之反轉輸出。電晶體TN21～TN36與電晶體TN1～TN16相同，為電壓緩和用電晶體。 關於字元線驅動器41及具備其之快閃記憶體4之其他構成，由於與字元線驅動器11及具備其之快閃記憶體1相同，故省略該等之說明。 (快閃記憶體4之各動作模式之電壓施加狀態) 圖18～圖20係分別顯示快閃記憶體4之資料刪除時、資料寫入時、及資料讀出時之電壓之施加狀態的圖。於以下，對於資料刪除時，刪除區塊BLK1之各記憶胞MC之記憶資料，於資料寫入時，對區塊BLK1之與字元線WL1連接之各記憶胞MC寫入資料，於資料讀出時，讀出區塊BLK1之記憶胞MC1_1之記憶資料的情形進行說明。 首先，若參照圖18，則於資料刪除時，字元線驅動器41之各位準移位器LS1～LS16、LSA1均將1.5 V～0 V範圍之存取信號移位為1.5 V～‑2.5 V之範圍並輸出。又，字元線驅動器41之各位準移位器LSD1將1.5 V～0 V範圍之存取信號移位為3.5 V～0 V之範圍並輸出。字元線驅動器42之各位準移位器LSB1將1.5 V～0 V範圍之存取信號移位為7.5 V～3.5 V之範圍並輸出。又，字元線驅動器42之各位準移位器LSB2將1.5 V～0 V範圍之存取信號移位為3.5 V～0 V之範圍並輸出。 在字元線驅動器41之區塊BLK1部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即‑2.5 V之信號。因此，變流器INV1～INV16使1.5 V之信號反轉為-2.5 V之信號並分別輸出。另，對電晶體TN1～TN16之閘極供給1.5 V之電壓，對電晶體TN21～TN36之閘極供給位準移位器LSD1之反轉輸出即0 V之信號。因此，變流器INV1～INV16之輸出即-2.5 V之信號分別供給至對應之字元線WL1～WL16。 在字元線驅動器41之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即-2.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即1.5 V之信號。因此，變流器INV1～INV16使-2.5 V之信號反轉為1.5 V之信號並輸出。此處，由於電晶體TN1～TN16於閘極及源極供給有1.5 V之電壓，故均為斷開狀態。另，對電晶體TN21～TN36之閘極供給位準移位器LSD1之反轉輸出即3.5 V之信號。 在字元線驅動器42之區塊BLK1部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即3.5 V之信號。此處，由於電晶體TR1～TR16於閘極及源極供給有3.5 V之電壓，故均為斷開狀態。另，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即0 V之信號。對電晶體TB1～TB16之閘極，供給3.5 V之電壓。 在字元線驅動器42之各區塊BLK2～BLK32部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即7.5 V之信號。又，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即3.5 V之信號。對電晶體TB1～TB16之閘極，供給3.5 V之電壓。因此，電晶體TR1～TR16、TB1～TB16、TA1～TA16均為接通狀態。因此，位準移位器LSB1之反轉輸出即7.5 V之信號供給至對應之字元線WL1～WL16。 此時，例如，區塊BLK1之電晶體TA1～TA16之結電壓Vj均顯示6 V。又，各區塊BLK2～BLK32之電晶體TN21～TN36之結電壓Vj均顯示6 V。構成字元線驅動器41、42之除此以外之所有電晶體，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下。 接著，若參照圖19，則於資料寫入時，字元線驅動器41之各位準移位器LS1～LS16、LSA1均將1.5 V～0 V範圍之存取信號移位為1.5 V～‑0.5 V之範圍並輸出。字元線驅動器41之各位準移位器LSD1將1.5 V～0 V範圍之存取信號移位為3.5 V～0 V之範圍並輸出。字元線驅動器42之各位準移位器LSB1將1.5 V～0 V範圍之存取信號移位為7.5 V～3.5 V之範圍並輸出。字元線驅動器42之各位準移位器LSB2將1.5 V～0 V範圍之存取信號移位為3.5 V～0 V之範圍並輸出。 在字元線驅動器41之區塊BLK1部分中，對變流器INV1，供給位準移位器LS1之反轉輸出即-0.5 V之信號，對變流器INV2～INV16，供給位準移位器LS2～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即1.5 V之信號。因此，變流器INV1使-0.5 V之信號反轉為1.5 V之信號並輸出，變流器INV2～INV16使1.5 V之信號反轉為1.5 V之信號並分別輸出。另，對電晶體TN1～TN16之閘極供給1.5 V之電壓，對電晶體TN21～TN36之閘極供給位準移位器LSD1之反轉輸出即3.5 V之信號。此處，由於電晶體TN1在閘極及源極供給有1.5 V之電壓，故為斷開狀態。另一方面，由於與字元線WL2～WL16連接之字元線驅動器42之輸出為高阻抗(HiZ)，故變流器INV2～INV16之輸出即1.5 V之信號分別供給至對應之字元線WL2～WL16。另，實際上，施加於字元線WL2～WL16之電壓分別顯示較1.5 V降低電晶體TN2～TN16之閾值電壓量的值，但在圖式上爲了簡略化而表述為1.5 V。 在字元線驅動器41之各區塊BLK2～BLK32部分中，對變流器INV1～INV16，分別供給位準移位器LS1～LS16之反轉輸出即1.5 V之信號。又，對變流器INV1～INV16之高電位側電源端子供給1.5 V之電壓，對變流器INV1～INV16之低電位側電源端子及P井，供給位準移位器LSA1之反轉輸出即-0.5 V之信號。因此，變流器INV1～INV16使1.5 V之信號反轉為-0.5 V之信號並分別輸出。另，對電晶體TN1～TN16之閘極供給1.5 V之電壓，對電晶體TN21～TN36之閘極供給位準移位器LSD1之反轉輸出即3.5 V之信號。因此，變流器INV1～INV16之輸出即-0.5 V之信號分別供給至對應之字元線WL1～WL16。 在字元線驅動器42之區塊BLK1部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即7.5 V之信號。此處，由於供給至閘極及源極之電壓為閾值電壓以上，故電晶體TR1為接通狀態。另一方面，由於電晶體TR2～TR16於閘極及源極供給有7.5 V之電壓，故為斷開狀態。又，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即3.5 V之信號。對電晶體TB1～TB16之閘極，供給3.5 V之電壓。因此，位準移位器LSB1之反轉輸出即7.5 V之信號僅供給至對應之字元線WL1。 在字元線驅動器42之各區塊BLK2～BLK32部分中，對電晶體TR1～TR16之源極及N井，供給位準移位器LSB1之反轉輸出即3.5 V之信號。此處，由於供給至閘極及源極之電壓未達閾值電壓，故電晶體TR1～TR16均為斷開狀態。另，對電晶體TA1～TA16之閘極，供給位準移位器LSB2之反轉輸出即0 V之信號。對電晶體TB1～TB16之閘極，供給3.5 V之電壓。 此時，例如，區塊BLK1之電晶體TN21、TA2～TA16之結電壓Vj均顯示6 V。又，各區塊BLK2～BLK32之電晶體TA1～TA16之結電壓Vj均顯示4 V。構成字元線驅動器41、42之除此以外之所有電晶體，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下 接著，若參照圖20，則於資料讀出時，在字元線驅動器41之各區塊BLK1～BLK32中，對電晶體TN21～~TN36之閘極供給位準移位器LSB2之反轉輸出即1.5 V之信號。由於字元線驅動器41、42之資料讀出時之其他電壓施加狀態與字元線驅動器11、12之情形相同，故省略其說明。 如此，於資料讀出時，僅藉由可高速動作之字元線驅動器41驅動512條字元線WL。又，在構成字元線驅動器41、42之所有電晶體中，結電壓Vj為8 V以下，汲極-源極間電壓Vds為5 V以下，且閘極-後閘極間電壓Vgw為5 V以下。 如此，本實施形態之快閃記憶體4可獲得與快閃記憶體1同等程度之效果。此處，本實施形態之快閃記憶體4藉由對字元線驅動器41之各變流器INV分2段設置電壓緩和用電晶體，故可進一步降低電晶體之結電壓Vj，且將電晶體之汲極-源極間電壓Vds及閘極-後閘極間電壓Vgw均降低至4 V以下。其結果，字元線驅動器41、42可使用進而低於4 V之低耐壓電晶體構成。 另，字元線驅動器41、42之構成不限定於上述構成，於不脫離主旨之範圍內，可適當變更為具有同等功能之其他構成。 如以上般，上述實施形態1～4之快閃記憶體使用2個字元線驅動器產生用以於資料重寫時施加於記憶胞MC之高電壓。藉此，上述實施形態1～4之快閃記憶體可不使用高耐壓電晶體，而僅使用低耐壓電晶體構成2個字元線驅動器，因而可抑制製造步驟增加，其結果，可降低製造成本。 又，上述實施形態1～4之快閃記憶體使用低耐壓電晶體構成2個字元線驅動器，藉此與使用高耐壓電晶體構成字元線驅動器之情形相比，可實現高速動作。 再者，上述實施形態1～4之快閃記憶體係於資料讀出時僅使用一字元線驅動器驅動字元線等，根據動作模式分開使用2個字元線驅動器。因此，由於上述實施形態1～4之快閃記憶體可有效地實施佈局，故可抑制電路規模增大。具體而言，例如，由於字元線驅動器42無須高速動作，故可藉由尺寸較小之電晶體構成。 以上，基於實施形態具體地說明了由本發明人完成之發明，但本發明並非限定於已經敘述之實施形態者，當然於不脫離其主旨之範圍內可有各種變更。 例如，於上述實施形態之半導體裝置中，可設為使半導體基板、半導體層、擴散層(擴散區域)等之導電型(p型或n型)反轉之構成。因此，於將n型、及p型之一導電型設為第1導電型，將另一導電型設為第2導電型之情形時，可將第1導電型設為p型，將第2導電型設為n型，亦可相反地將第1導電型設為n型，將第2導電型設為p型。
1‧‧‧快閃記憶體
2‧‧‧快閃記憶體
3‧‧‧快閃記憶體
4‧‧‧快閃記憶體
11‧‧‧字元線驅動器
12‧‧‧字元線驅動器
13‧‧‧記憶胞陣列
21‧‧‧字元線驅動器
22‧‧‧字元線驅動器
23‧‧‧記憶胞陣列
31‧‧‧字元線驅動器
32‧‧‧字元線驅動器
33‧‧‧記憶胞陣列
41‧‧‧字元線驅動器
42‧‧‧字元線驅動器
43‧‧‧記憶胞陣列
50‧‧‧快閃記憶體
51‧‧‧字元線驅動器
53‧‧‧記憶胞陣列
BLK1～BLK32‧‧‧區塊
INV1～INV16‧‧‧變流器
LS1～LS16‧‧‧位準移位器
LSA1‧‧‧位準移位器
LSB1‧‧‧位準移位器
LSB2‧‧‧位準移位器
LSC1‧‧‧位準移位器
LSD1‧‧‧位準移位器
NWell‧‧‧N井
PWell‧‧‧P井
MC1_1～MC1_16‧‧‧記憶胞
MC2_1～MC2_16‧‧‧記憶胞
MN1～MN16‧‧‧電晶體
MP1～MP16‧‧‧電晶體
SL1、DL1‧‧‧位元線對
SL2、DL2‧‧‧位元線對
TA1～TA16‧‧‧電晶體
TB1～TB16‧‧‧電晶體
TN1～TN16‧‧‧電晶體
TN21～TN36‧‧‧電晶體
TP1～TP16‧‧‧電晶體
TR1～TR16‧‧‧電晶體
Vds‧‧‧汲極-源極間電壓
Vj‧‧‧結電壓
WL1～WL16‧‧‧字元線
圖1係顯示實施形態1之快閃記憶體之構成例之圖。 圖2係簡單彙總圖1所示之快閃記憶體之各動作模式之電壓施加狀態的圖。 圖3係顯示圖1所示之快閃記憶體之資料刪除(Erase)時之電壓施加狀態的圖。 圖4係顯示圖1所示之快閃記憶體之資料寫入(Program)時之電壓施加狀態的圖。 圖5係顯示圖1所示之快閃記憶體之資料讀出(Read)時之電壓施加狀態的圖。 圖6係顯示圖1所示之快閃記憶體之一字元線驅動器之一部分之具體構成例的圖。 圖7係顯示圖1所示之快閃記憶體之一字元線驅動器之一部分之變化例的圖。 圖8係顯示實施形態2之快閃記憶體之構成例之圖。 圖9係顯示圖8所示之快閃記憶體之資料刪除時之電壓施加狀態之圖。 圖10係顯示圖8所示之快閃記憶體之資料寫入時之電壓施加狀態之圖。 圖11係顯示圖8所示之快閃記憶體之資料讀出時之電壓施加狀態之圖。 圖12係顯示圖8所示之快閃記憶體之資料刪除時之另一電壓施加狀態之圖。 圖13係顯示實施形態3之快閃記憶體之構成例之圖。 圖14係顯示圖13所示之快閃記憶體之資料刪除時之電壓施加狀態之圖。 圖15係顯示圖13所示之快閃記憶體之資料寫入時之電壓施加狀態之圖。 圖16係顯示圖13所示之快閃記憶體之資料讀出時之電壓施加狀態之圖。 圖17係顯示實施形態4之快閃記憶體之構成例之圖。 圖18係顯示圖17所示之快閃記憶體之資料刪除時之電壓施加狀態之圖。 圖19係顯示圖17所示之快閃記憶體之資料寫入時之電壓施加狀態之圖。 圖20係顯示圖17所示之快閃記憶體之資料讀出時之電壓施加狀態之圖。 圖21係顯示達成實施形態前構想之快閃記憶體之構成例之圖。 圖22係簡單彙總圖21所示之快閃記憶體之各動作模式之電壓施加狀態的圖。 圖23係顯示圖21所示之快閃記憶體之資料刪除時之電壓施加狀態之圖。
1‧‧‧快閃記憶體
11‧‧‧字元線驅動器
12‧‧‧字元線驅動器
13‧‧‧記憶胞陣列
BLK1~BLK32‧‧‧區塊
INV1~INV16‧‧‧變流器
LS1~LS16‧‧‧位準移位器
LSA1‧‧‧位準移位器
LSB1‧‧‧位準移位器
LSB2‧‧‧位準移位器
MC1_1~MC1_16‧‧‧記憶胞
MC2_1~MC2_16‧‧‧記憶胞
MN1~MN16‧‧‧電晶體
MP1~MP16‧‧‧電晶體
PWell‧‧‧P井
SL1、DL1‧‧‧位元線對
SL2、DL2‧‧‧位元線對
TB1~TB16‧‧‧電晶體
TN1~TN16‧‧‧電晶體
TR1~TR16‧‧‧電晶體
WL1~WL16‧‧‧字元線

Claims (13)

  1. 一種快閃記憶體，其具備： 記憶胞陣列，其由矩陣狀配置之複數個記憶胞構成； 複數條字元線，其相對於上述記憶胞陣列之各個列而設置； 第1字元線驅動器，其向上述複數條字元線各者輸出第1電壓群；及 第2字元線驅動器，其與上述第1字元線驅動器一起向上述複數條字元線各者輸出第2電壓群。
  2. 如請求項1之快閃記憶體，其中 上述第1字元線驅動器與上述第2字元線驅動器隔著上述記憶胞陣列對向配置。
  3. 如請求項1之快閃記憶體，其中 構成上述第1及上述第2字元線驅動器之各電晶體之耐壓小於構成上述記憶胞陣列之各電晶體的耐壓。
  4. 如請求項1之快閃記憶體，其中 構成上述第1及上述第2字元線驅動器之各電晶體之耐壓與構成上述記憶胞陣列以外之其他周邊電路之各電晶體的耐壓相同。
  5. 如請求項1之快閃記憶體，其中 上述第1字元線驅動器具有： 複數個第1位準移位器，其對應於上述複數條字元線各者而設置； 複數個變流器，其驅動上述複數個第1位準移位器各者之輸出；及 複數個第1電壓緩和電晶體，其緩和施加於上述複數個變流器各者之電壓。
  6. 如請求項5之快閃記憶體，其中 上述複數個第1電壓緩和電晶體為設置於上述複數個變流器各者之輸出段的N通道型MOS電晶體。
  7. 如請求項6之快閃記憶體，其中 上述複數個變流器分區形成於依進行記憶資料之整批抹除之複數個上述記憶胞之每個單位獨立設置的複數個P井上，且 上述第1字元線驅動器進而具有： 複數個第2位準移位器，其向上述P井、與構成形成於該P井上之各上述變流器之PMOS電晶體及NMOS電晶體中之NMOS電晶體的源極，供給共通之電位。
  8. 如請求項6之快閃記憶體，其中 上述複數個變流器皆形成於共通之P井上，且 對上述共通之P井、及構成上述複數個變流器各者之PMOS電晶體及NMOS電晶體中之NMOS電晶體的源極，供給共通之電位。
  9. 如請求項5之快閃記憶體，其中 上述複數個變流器分區而形成於依進行記憶資料之整批抹除之複數個上述記憶胞之每個單位獨立設置的複數個P井上，且 上述第1字元線驅動器進而具有： 複數個第2位準移位器，其向上述P井、與構成形成於該P井上之各上述變流器之PMOS電晶體及NMOS電晶體中之NMOS電晶體的源極，供給共通之電位；及 複數個第3位準移位器，其向對應於上述複數個P井而設置之複數個N井各者個別地供給電位；且 上述複數個第1電壓緩和電晶體為設置於構成上述複數個變流器各者之PMOS電晶體及NMOS電晶體中之PMOS電晶體之源極側的P通道型MOS電晶體。
  10. 如請求項1之快閃記憶體，其中 上述第1字元線驅動器具有： 複數個變流器，其控制上述複數條字元線各者之電壓位準；及 複數個第1電壓緩和電晶體，其緩和施加於上述複數個變流器各者之電壓；且 上述複數個變流器分區形成於依進行記憶資料之整批抹除之複數個上述記憶胞之每個單位獨立設置的複數個P井上，且 上述第1字元線驅動器進而具有： 複數個第2位準移位器，其向上述P井、與構成形成於該P井上之各上述變流器之PMOS電晶體及NMOS電晶體中之NMOS電晶體的源極，供給共通之電位；及 複數個第3位準移位器，其向對應於上述複數個P井而設置之複數個N井各者個別地供給電位；且 上述複數個第1電壓緩和電晶體為設置於構成上述複數個變流器各者之PMOS電晶體及NMOS電晶體中之PMOS電晶體之源極側的P通道型MOS電晶體。
  11. 如請求項7之快閃記憶體，其中 上述第1字元線驅動器進而具有： 複數個第2電壓緩和電晶體，其與上述複數個第1電壓緩和電晶體各者串聯連接；及 複數個第4位準移位器，其向上述複數個第2電壓緩和電晶體之閘極供給電位。
  12. 如請求項1之快閃記憶體，其中 上述第2字元線驅動器具備： 複數個第5位準移位器，其依進行記憶資料之整批抹除之複數個記憶胞之每個單位而設置；及 複數個選擇電路，其將各上述第5位準移位器之輸出選擇性輸出至對應於該第5位準移位器之複數條上述字元線之任一條。
  13. 如請求項12之快閃記憶體，其中 上述第2字元線驅動器於上述複數個選擇電路與上述複數條字元線各者之間進而具有複數個第3電壓緩和電晶體。
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