JPS61153733A - 乗算器 - Google Patents
乗算器Info
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- JPS61153733A JPS61153733A JP59281101A JP28110184A JPS61153733A JP S61153733 A JPS61153733 A JP S61153733A JP 59281101 A JP59281101 A JP 59281101A JP 28110184 A JP28110184 A JP 28110184A JP S61153733 A JPS61153733 A JP S61153733A
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- JP
- Japan
- Prior art keywords
- multiplier
- partial product
- multiplicand
- circuit
- buffer circuit
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、乗算器の高速化に関するもので、特に並列
型の乗算器に用いられるものである。
型の乗算器に用いられるものである。
ディジタル乗算を行なう公知の集積回路は、その構成要
素として、部分積生成回路２乗数および被乗数を与える
信号線、この信号線を駆動する駆動回路、加算回路、最
終積を得るように加算回路間を接続する和（ＳＵＭ ）
信号線、およびキャ＋） −（Ｃａｒｒｙ ）信号線な
どを備えている。
素として、部分積生成回路２乗数および被乗数を与える
信号線、この信号線を駆動する駆動回路、加算回路、最
終積を得るように加算回路間を接続する和（ＳＵＭ ）
信号線、およびキャ＋） −（Ｃａｒｒｙ ）信号線な
どを備えている。
第５図は、このような従来の乗算器の一例を示している
。第５図は４ビ、トメ４ビツトの乗算器で、図において
、ｘ１〜ｘ４は被乗数、ｙ１〜ｙ４は乗数で、上記被乗
数ＸＩ”Ｘ４は、Ｘ信号駆動回路１１１〜１１４をそれ
ぞれ介してＸ信号線１２１〜１２４に供給される。また
、上記乗数’！１””’１４はそれぞれ、ｙ信号駆動回
路１３１〜１３４を介してｙ信号線１４１〜１４４に供
給される。上記Ｘ信号線１２１〜１２４とｙ信号線１４
１との交差位置には、第６図に示すようなポジティブ論
理の部分積生成回路を含む半加算器１５１〜１５４が設
けられておシ、上記Ｘ信号線１２１〜１２４とｙ信号線
１４２〜１４４との交差位置には、第７図に示すような
ポジティブ論理の部分積生成回路を含む全加算器１６１
〜１６１２が設けられる。なお、第５図において破線で
示すのはキャリー信号線である。
。第５図は４ビ、トメ４ビツトの乗算器で、図において
、ｘ１〜ｘ４は被乗数、ｙ１〜ｙ４は乗数で、上記被乗
数ＸＩ”Ｘ４は、Ｘ信号駆動回路１１１〜１１４をそれ
ぞれ介してＸ信号線１２１〜１２４に供給される。また
、上記乗数’！１””’１４はそれぞれ、ｙ信号駆動回
路１３１〜１３４を介してｙ信号線１４１〜１４４に供
給される。上記Ｘ信号線１２１〜１２４とｙ信号線１４
１との交差位置には、第６図に示すようなポジティブ論
理の部分積生成回路を含む半加算器１５１〜１５４が設
けられておシ、上記Ｘ信号線１２１〜１２４とｙ信号線
１４２〜１４４との交差位置には、第７図に示すような
ポジティブ論理の部分積生成回路を含む全加算器１６１
〜１６１２が設けられる。なお、第５図において破線で
示すのはキャリー信号線である。
第６図および第７図において、ｘｉは被乗数、ｙｊは乗
数、’ｎｌ ＊ ｒｎ、は前段からの入力信号、Ｃａは
キャリー信号、ＳＵＭは部分積と前段からの入力信号と
の和信号であシ、第６図に訃ける前段からの入力信号Ｉ
ｎ１としては、初期値設定用の信号Ｒ１〜Ｒ４が供給さ
れるようになっている。
数、’ｎｌ ＊ ｒｎ、は前段からの入力信号、Ｃａは
キャリー信号、ＳＵＭは部分積と前段からの入力信号と
の和信号であシ、第６図に訃ける前段からの入力信号Ｉ
ｎ１としては、初期値設定用の信号Ｒ１〜Ｒ４が供給さ
れるようになっている。
上記部分積生成回路を含む全加算器１６９〜１６１２の
キャリー出力Ｃａは、第８図に示すような半加算器１７
１〜１７４に供給される。そして、上記半加算器１５１
、全加算器１６１ 。
キャリー出力Ｃａは、第８図に示すような半加算器１７
１〜１７４に供給される。そして、上記半加算器１５１
、全加算器１６１ 。
１６ｓ、１６．および半加算器１７１〜１７４から乗算
出力Ｐｔ％Ｐ、を得る。
出力Ｐｔ％Ｐ、を得る。
ところで、乗算器においては、従来から演算速度の高速
化が強く望まれており、それに答えて種々の工夫がなさ
れている。例えば。
化が強く望まれており、それに答えて種々の工夫がなさ
れている。例えば。
Ｗａ １１ ａ ｃ ｅ法では部分積生成後における部
分積の加算過程の高速化を目的としており、Ｂｏｏｔｈ
法では生成する部分積の個数を削減することにより、部
分積の加算過程を高速化することを自損している。この
ように、従来は部分積の生成過程そのものの高速化を計
るものではなかった。
分積の加算過程の高速化を目的としており、Ｂｏｏｔｈ
法では生成する部分積の個数を削減することにより、部
分積の加算過程を高速化することを自損している。この
ように、従来は部分積の生成過程そのものの高速化を計
るものではなかった。
周知の通９乗算の演算時間（ＴＭ）は、部分積の生成に
要する時間（Ｔ、）と最終積を得るために生成した部分
積を加算する時間（’ｒｓ）とから成シ、 ＴＭ＝ Ｔ、 ＋ Ｔ。
要する時間（Ｔ、）と最終積を得るために生成した部分
積を加算する時間（’ｒｓ）とから成シ、 ＴＭ＝ Ｔ、 ＋ Ｔ。
と表わされる。従って、従来は部分積を加算する時間Ｔ
、の短縮に主眼が置かれていたことになる。これは、演
算時間ＴＭに占める部分積を加算する時間で、の割合が
相対的に大きいためであるが、更に高速化を計ろうとし
た場合には必然的にＴＰ、すなわち部分積の生成に要す
る時間の短縮が必須となる。
、の短縮に主眼が置かれていたことになる。これは、演
算時間ＴＭに占める部分積を加算する時間で、の割合が
相対的に大きいためであるが、更に高速化を計ろうとし
た場合には必然的にＴＰ、すなわち部分積の生成に要す
る時間の短縮が必須となる。
上記部分積の生成は、与えられた乗数と被乗数の各ビッ
ト毎の論理積をとることにより行なわれる。具体的には
乗数が与えられる信号線と被乗数）；与えられる信号線
の各交差位置に配置された２人カアンド回路に、乗数お
よび被乗数を夫々入力することにより、その出力として
部分積が得られる。しかしながら乗数および被乗数が与
えられる信号線には、その乗算器のビット数に等しい数
、例えば３２ピツト×３２ビツトの乗算器であれば夫々
３２個のアンド回路が負荷として接続されること、およ
びその配線自身による配線負荷が存在すること等のため
に、上記信号線が駆動すべき負荷が大きく、高速化の妨
げとなっている。
ト毎の論理積をとることにより行なわれる。具体的には
乗数が与えられる信号線と被乗数）；与えられる信号線
の各交差位置に配置された２人カアンド回路に、乗数お
よび被乗数を夫々入力することにより、その出力として
部分積が得られる。しかしながら乗数および被乗数が与
えられる信号線には、その乗算器のビット数に等しい数
、例えば３２ピツト×３２ビツトの乗算器であれば夫々
３２個のアンド回路が負荷として接続されること、およ
びその配線自身による配線負荷が存在すること等のため
に、上記信号線が駆動すべき負荷が大きく、高速化の妨
げとなっている。
ここで、乗算器の内部におけるクリティカルノ臂スを、
前記第５図に示した４ビ、トス４ピツトの乗算器を例に
取って調べてみると、第９図に示すような番号順の経路
をたどる。これによって次の事が理解できる。すなわち
、ｘｌ・７４１ｘ２°７４ ｅ Ｘ３ ｒ７（およびＸ
４ ” ）’４の部分積（最終段）の生成は、前段から
のキャリー信号Ｃａおよび和信号ＳＵＭが到達するまで
に行なわれていれば良く、それ以前に生成されていても
結果的には乗算器全体の動作速度の向上には寄与しない
。同様に前段の部分積は、前々段のキャリー信号Ｃａお
よび和信号ＳＵＭが到達するまでに得られていれば良い
。このようにしてクリティカルノ９スをさかのぼってた
どると、結局、初段の部分積の生成が全ての起点であシ
、この部分積生成をいかに早めるかが演算時間の短縮の
ためには重要であることがわかる。しかるに従来は、乗
数（ｙｌ）ｙ被乗数（ｘｊ）ともにアレイ中の全ての部
分積生成回路に同時に与えられていたため、全ての部分
積が同時に生成されてしまっていた。これは、取９も直
さず遅く生成されても良い最終段の部分積が不必要に速
く、また、できるだけ早期に生成されるべき初段の部分
積が結果的に速く生成されないという不都合を生じてい
た。
前記第５図に示した４ビ、トス４ピツトの乗算器を例に
取って調べてみると、第９図に示すような番号順の経路
をたどる。これによって次の事が理解できる。すなわち
、ｘｌ・７４１ｘ２°７４ ｅ Ｘ３ ｒ７（およびＸ
４ ” ）’４の部分積（最終段）の生成は、前段から
のキャリー信号Ｃａおよび和信号ＳＵＭが到達するまで
に行なわれていれば良く、それ以前に生成されていても
結果的には乗算器全体の動作速度の向上には寄与しない
。同様に前段の部分積は、前々段のキャリー信号Ｃａお
よび和信号ＳＵＭが到達するまでに得られていれば良い
。このようにしてクリティカルノ９スをさかのぼってた
どると、結局、初段の部分積の生成が全ての起点であシ
、この部分積生成をいかに早めるかが演算時間の短縮の
ためには重要であることがわかる。しかるに従来は、乗
数（ｙｌ）ｙ被乗数（ｘｊ）ともにアレイ中の全ての部
分積生成回路に同時に与えられていたため、全ての部分
積が同時に生成されてしまっていた。これは、取９も直
さず遅く生成されても良い最終段の部分積が不必要に速
く、また、できるだけ早期に生成されるべき初段の部分
積が結果的に速く生成されないという不都合を生じてい
た。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、部分積の生成時間を短縮する
ことにより、乗算速度の向上を計れる乗算器を提供する
ことである。
その目的とするところは、部分積の生成時間を短縮する
ことにより、乗算速度の向上を計れる乗算器を提供する
ことである。
すなわち、この発明においては、上記の目的を達成する
ために、前記第５図の回路に次の２つの改良を施してい
る。まず第１に、被乗数を与える全てのＸ信号線の途中
（例えばほぼ中央）にバッファ回路を設ける。これによ
って、Ｘ信号駆動回路の駆動すべき負荷は従来の約１／
２ （１／２の数のアンド回路＋１／２の配線負荷＋バ
ッファ回路１個分の負荷）となる。また、第２の改良と
して前半の部分積の生成にかかわる乗数を与えるｙ信号
駆動回路の能力を、後半のｙ信号駆動回路の能力より大
きくなるように設定する。
ために、前記第５図の回路に次の２つの改良を施してい
る。まず第１に、被乗数を与える全てのＸ信号線の途中
（例えばほぼ中央）にバッファ回路を設ける。これによ
って、Ｘ信号駆動回路の駆動すべき負荷は従来の約１／
２ （１／２の数のアンド回路＋１／２の配線負荷＋バ
ッファ回路１個分の負荷）となる。また、第２の改良と
して前半の部分積の生成にかかわる乗数を与えるｙ信号
駆動回路の能力を、後半のｙ信号駆動回路の能力より大
きくなるように設定する。
上記２つの施策を組み合わせることにより、前半の部分
積の生成に要する時間を約１／２に短縮して高速化を計
れる。
積の生成に要する時間を約１／２に短縮して高速化を計
れる。
以下、この発明の一実施例について図面を参照して説明
する。第１図において、前記第５図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
Ｘ信号線１２１〜１２４におけるポジティブ論理の部分
積生成回路を含む全加算器１６１〜１６４と１６５〜１
６８との間にそれぞれ、バッファ回路（インバータを２
段縦続接続して用いても良い）１８１〜１８４を設ける
とともに、前半の部分積の生成にかかわる乗数）’１１
７３を与えるｙ信号駆動回路１９１．１９．とじて駆動
能力の大きなものを設けたものである。
する。第１図において、前記第５図と同一構成部には同
じ符号を付してその詳細な説明は省略する。すなわち、
Ｘ信号線１２１〜１２４におけるポジティブ論理の部分
積生成回路を含む全加算器１６１〜１６４と１６５〜１
６８との間にそれぞれ、バッファ回路（インバータを２
段縦続接続して用いても良い）１８１〜１８４を設ける
とともに、前半の部分積の生成にかかわる乗数）’１１
７３を与えるｙ信号駆動回路１９１．１９．とじて駆動
能力の大きなものを設けたものである。
このような構成によれば、Ｘ信号駆動回路１１１〜１１
４の駆動する負荷は、それぞれ２個のアンド回路、１個
のバッファ回路、およびこのバッファ回路までの配線負
荷となる。従って、従来の負荷の約ＩＡでらシ、ｙ信号
原動回路１９１＋１９ｚの駆動能力を高めているので、
前半の部分積の生成に要する時間を約１／／２に短縮で
きる。なお、このような構成では、後半段の部分積は従
来より遅く生成されることになるが、前述したように部
分積はその前段からのキャリー信号および和信号が到達
するまでに生成されていれば良いので、時間的に余裕が
有り、実質的には動作時間に悪影専を及ばずことはない
。
４の駆動する負荷は、それぞれ２個のアンド回路、１個
のバッファ回路、およびこのバッファ回路までの配線負
荷となる。従って、従来の負荷の約ＩＡでらシ、ｙ信号
原動回路１９１＋１９ｚの駆動能力を高めているので、
前半の部分積の生成に要する時間を約１／／２に短縮で
きる。なお、このような構成では、後半段の部分積は従
来より遅く生成されることになるが、前述したように部
分積はその前段からのキャリー信号および和信号が到達
するまでに生成されていれば良いので、時間的に余裕が
有り、実質的には動作時間に悪影専を及ばずことはない
。
さて、上述した本願発明の施策を更に押し進めて考える
と、部分積生成の優先順位を前記第１図のように前半、
後半の２群に分けるのではなく、もつときめ細かく、例
えば第２図に示すように３群に分割して高効率化し、部
分積生成時間の短縮を計ることも可能である。第２図に
おいては、前記第１図における／ジティプ論理の部分積
生成回路を含む半加算器１５１〜１５４とポジティブ論
理の部分積生成回路を含む全加算器１６１〜１６４０間
に、バッファ回路２０１〜２０４を設けている。
と、部分積生成の優先順位を前記第１図のように前半、
後半の２群に分けるのではなく、もつときめ細かく、例
えば第２図に示すように３群に分割して高効率化し、部
分積生成時間の短縮を計ることも可能である。第２図に
おいては、前記第１図における／ジティプ論理の部分積
生成回路を含む半加算器１５１〜１５４とポジティブ論
理の部分積生成回路を含む全加算器１６１〜１６４０間
に、バッファ回路２０１〜２０４を設けている。
このような構成によれば、前記第１図の回路より更に部
分積生成時間を短縮して演算時間の短縮を計れる。また
、この施策はｎビットの乗算器の場合、最大限ｎ群分割
まで原理的には可能であるが、チップ占有面積の増大を
招くので、高速化と高集積化とのかねあいでどの程度に
分割するかを設定すれば良い。
分積生成時間を短縮して演算時間の短縮を計れる。また
、この施策はｎビットの乗算器の場合、最大限ｎ群分割
まで原理的には可能であるが、チップ占有面積の増大を
招くので、高速化と高集積化とのかねあいでどの程度に
分割するかを設定すれば良い。
第３図は、この発明の他の実施例を示すもので、上記各
実施例においては、被乗数を与えるＸ信号線の途中に設
けるバッファ回路１８１〜１８４および２０１〜２０４
としてノン・インバーテイング型のものを用いたが、反
転型バッファを用いるようにしたものである。すなわち
、前記第１図におけるバッファ回路１８ｘ〜１８４に換
えてインバータ２１１〜２１４を設けるとともに、対応
するｙ信号を負論理で与えるために乗数ｙ３・ｙ４をイ
ン・９−夕２２１ ・２２２を介して供給するように
している。また、インバータ２１１〜２１４を用いたの
で部分積生成回路２３１〜２３ｍ も負論理で論理積が
取れるように、例えば第４図に示すようにノア回路を用
いる。
実施例においては、被乗数を与えるＸ信号線の途中に設
けるバッファ回路１８１〜１８４および２０１〜２０４
としてノン・インバーテイング型のものを用いたが、反
転型バッファを用いるようにしたものである。すなわち
、前記第１図におけるバッファ回路１８ｘ〜１８４に換
えてインバータ２１１〜２１４を設けるとともに、対応
するｙ信号を負論理で与えるために乗数ｙ３・ｙ４をイ
ン・９−夕２２１ ・２２２を介して供給するように
している。また、インバータ２１１〜２１４を用いたの
で部分積生成回路２３１〜２３ｍ も負論理で論理積が
取れるように、例えば第４図に示すようにノア回路を用
いる。
このような構成においても上記各実施例と同じ効果が得
られるのはもちろんである。また、ここでは乗算器を２
群に分割したが、これ以上の複数群に分割しても良いの
は言うまでもない。
られるのはもちろんである。また、ここでは乗算器を２
群に分割したが、これ以上の複数群に分割しても良いの
は言うまでもない。
なお、上記各実施例では説明の繁雑化を避けるため、キ
ャリーセーブアダ一方式を例に取ったが、これまで述べ
てきたように本題発明の特徴とするところは、部分積の
加算過程の方式に依存するものではないので、例えばＷ
ａｌｌａｃｅ方式の乗算器に用いても部分積生成時間の
短縮が計れる。また、更に別の乗算方式、例えばＢｏｏ
ｔｈ法を用いた乗算器に適用しても有効であることは明
らかである。すなわち、本願発明は、部分積を一括して
生成するいわゆる並列乗算方式を採用したあらゆる乗算
器に対して有効である。
ャリーセーブアダ一方式を例に取ったが、これまで述べ
てきたように本題発明の特徴とするところは、部分積の
加算過程の方式に依存するものではないので、例えばＷ
ａｌｌａｃｅ方式の乗算器に用いても部分積生成時間の
短縮が計れる。また、更に別の乗算方式、例えばＢｏｏ
ｔｈ法を用いた乗算器に適用しても有効であることは明
らかである。すなわち、本願発明は、部分積を一括して
生成するいわゆる並列乗算方式を採用したあらゆる乗算
器に対して有効である。
以上説明したようにこの発明によれば、部分積の生成時
間を短縮することにより乗算速度の向上を計れる乗算器
が得られる。
間を短縮することにより乗算速度の向上を計れる乗算器
が得られる。
第１図はこの発明の一実施例に係わる乗算器を説明する
ための回路図、第２図および第３図はそれぞれこの発明
の他の実施例を説明するための回路図、第４図は上記第
３図における一部の部分積生成回路の構成例を説明する
ための図、第５図ないし第９図はそれぞれ従来の乗算器
を説明すＺための図である。 １１１〜１１４・・・Ｘ信号駆動回路、１２１〜１２４
・ Ｘ信号線、１３３ ．１３．．１９１ 。 １９２・・・ｙ信号駆動回路、１４．〜１４４・・・Ｘ
信号線、１５．〜１５４・・・ポジティブ論理の部分積
生成回路を含む半加算器、１６１〜１６１２・・・ポジ
ティブ論理の部分積生成回路を含む全加算器、１７．〜
１７４・・・半加算器、１８１〜１８４・・・バッファ
回路、ＸＩ”！４・・・被乗数、）’ｌ””ｙ４・・・
乗数、Ｐ１〜Ｐ、・・・乗算出力。
ための回路図、第２図および第３図はそれぞれこの発明
の他の実施例を説明するための回路図、第４図は上記第
３図における一部の部分積生成回路の構成例を説明する
ための図、第５図ないし第９図はそれぞれ従来の乗算器
を説明すＺための図である。 １１１〜１１４・・・Ｘ信号駆動回路、１２１〜１２４
・ Ｘ信号線、１３３ ．１３．．１９１ 。 １９２・・・ｙ信号駆動回路、１４．〜１４４・・・Ｘ
信号線、１５．〜１５４・・・ポジティブ論理の部分積
生成回路を含む半加算器、１６１〜１６１２・・・ポジ
ティブ論理の部分積生成回路を含む全加算器、１７．〜
１７４・・・半加算器、１８１〜１８４・・・バッファ
回路、ＸＩ”！４・・・被乗数、）’ｌ””ｙ４・・・
乗数、Ｐ１〜Ｐ、・・・乗算出力。
Claims (4)
- （１）被乗数と乗数との部分積を各ビット毎に生成して
乗算を行なう並列型乗算器において、被乗数を与える全
ての信号線の途中に少なくとも各々１個のバッファ回路
を設けたことを特徴とする乗算器。 - （２）前記バッファ回路として反転型のものを用い、こ
のバッファ回路によって駆動される部分積生成回路をバ
ッファ回路の前段までの論理極性と逆極性の論理型に構
成するとともに、これら部分積生成回路に被乗数と同じ
論理型の乗数信号を供給する如く構成したことを特徴と
する特許請求の範囲第１項記載の乗算器。 - （３）被乗数と乗数との部分積を各ビット毎に生成して
乗算を行なう並列型乗算器において、被乗数を与える全
ての信号線の途中に少なくとも各々１個のバッファ回路
を設けるとともに、このバッファ回路の前段までの部分
積生成回路に乗数を供給する信号駆動回路として、上記
バッファ回路を介して被乗数が供給される部分積生成回
路に乗数を供給する信号駆動回路より駆動能力の大きな
ものを設けたことを特徴とする乗算器。 - （４）前記バッファ回路として反転型のものを用い、こ
のバッファ回路により駆動される部分積生成回路をバッ
ファ回路の前段までの論理極性と逆極性の論理型に構成
するとともに、これら部分積生成回路に被乗数と同じ論
理型の乗数信号を供給する如く構成したことを特徴とす
る特許請求の範囲第３項記載の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281101A JPS61153733A (ja) | 1984-12-26 | 1984-12-26 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59281101A JPS61153733A (ja) | 1984-12-26 | 1984-12-26 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61153733A true JPS61153733A (ja) | 1986-07-12 |
| JPH0363090B2 JPH0363090B2 (ja) | 1991-09-30 |
Family
ID=17634356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59281101A Granted JPS61153733A (ja) | 1984-12-26 | 1984-12-26 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61153733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241635A (ja) * | 1987-03-28 | 1988-10-06 | Toshiba Corp | 並列処理回路 |
-
1984
- 1984-12-26 JP JP59281101A patent/JPS61153733A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63241635A (ja) * | 1987-03-28 | 1988-10-06 | Toshiba Corp | 並列処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0363090B2 (ja) | 1991-09-30 |
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