JP2001092631A - ゼロ結果検出器およびゼロ結果を検出する方法 - Google Patents
ゼロ結果検出器およびゼロ結果を検出する方法Info
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Abstract
(57)【要約】
【課題】 種々の演算の処理速度を大きく増大するため
に、入力数に対して完全な算術演算を行なわずにゼロ結
果を検出する比較的に簡単なゼロ結果予測メカニズムを
提供する。 【解決手段】 第１のオペランドＡ、第２のオペランド
ＢおよびキャリービットＣｉｎの和のゼロ結果を検出す
るためＡ（バー）およびＡ（バー）＋１を計算し、次に
これらの一方をＣｉｎに依存してＢと比較する（Ｃｉｎ
＝０，Ａ（バー）；Ｃｉｎ＝１，Ａ（バー）＋１）よう
なゼロ結果検出器を構成する。
に、入力数に対して完全な算術演算を行なわずにゼロ結
果を検出する比較的に簡単なゼロ結果予測メカニズムを
提供する。 【解決手段】 第１のオペランドＡ、第２のオペランド
ＢおよびキャリービットＣｉｎの和のゼロ結果を検出す
るためＡ（バー）およびＡ（バー）＋１を計算し、次に
これらの一方をＣｉｎに依存してＢと比較する（Ｃｉｎ
＝０，Ａ（バー）；Ｃｉｎ＝１，Ａ（バー）＋１）よう
なゼロ結果検出器を構成する。
Description
【０００１】
【発明の属する技術分野】本発明はゼロ結果検出器並び
にゼロ結果を検出する方法に関する。
にゼロ結果を検出する方法に関する。
【０００２】
【従来の技術】マクロプロセッサの動作の間でのゼロ結
果の検出は、それが例えば条件付きプログラム実行の制
御で重大なタイミングパス（ｔｉｍｉｎｇ ｐａｔｈ）
を形成する可能性があるために重要である。実例とし
て、２つの数の和の結果を後続の除法演算で分母として
使用する場合にはその結果のゼロ検出が後続の演算での
ゼロによる除算を回避し（このゼロ検出結果が遅れて利
用可能とされる場合に）速度を可能にすることができる
ような状態を考えられたい。
果の検出は、それが例えば条件付きプログラム実行の制
御で重大なタイミングパス（ｔｉｍｉｎｇ ｐａｔｈ）
を形成する可能性があるために重要である。実例とし
て、２つの数の和の結果を後続の除法演算で分母として
使用する場合にはその結果のゼロ検出が後続の演算での
ゼロによる除算を回避し（このゼロ検出結果が遅れて利
用可能とされる場合に）速度を可能にすることができる
ような状態を考えられたい。
【０００３】ゼロ検出機能は、計算あるいは論理演算の
結果が全て低のビットに設定された時には真のブーリア
ン結果を発生し、１つあるいはそれ以上のビットが高に
設定されている時には偽のブーリアン結果を発生するこ
とができる。これは算術論理ユニット（ＡＬＵ）の出力
にＮ−ビット幅のＮＯＲ計算を適用することによって行
なわれ得る。しかしながら、これは、結果がＡＬＵから
利用可能でなくなるまでＮＯＲ機能は開始され得ないた
め、低速である。しかしながら、算術演算は例えば伝播
を導入しそのためゼロ検出の遅発的可用性が制限因子と
なるため大きな速度低下負担をかける傾向があるため論
理演算に対してはこれは問題にはならないことであろ
う。
結果が全て低のビットに設定された時には真のブーリア
ン結果を発生し、１つあるいはそれ以上のビットが高に
設定されている時には偽のブーリアン結果を発生するこ
とができる。これは算術論理ユニット（ＡＬＵ）の出力
にＮ−ビット幅のＮＯＲ計算を適用することによって行
なわれ得る。しかしながら、これは、結果がＡＬＵから
利用可能でなくなるまでＮＯＲ機能は開始され得ないた
め、低速である。しかしながら、算術演算は例えば伝播
を導入しそのためゼロ検出の遅発的可用性が制限因子と
なるため大きな速度低下負担をかける傾向があるため論
理演算に対してはこれは問題にはならないことであろ
う。
【０００４】ゼロ検出結果が利用可能になる速度を増大
することができる手段は強力な有利性を持つ。更にま
た、初期のゼロ検出回路が寸法、コストおよびシステム
全体の複雑さに不利な要素を加えないことも重要であ
る。
することができる手段は強力な有利性を持つ。更にま
た、初期のゼロ検出回路が寸法、コストおよびシステム
全体の複雑さに不利な要素を加えないことも重要であ
る。
【０００５】米国特許第ＵＳ−Ａ−５，６０４，６８９
号および米国特許ＵＳ−Ａ−５，０２０，０１６号は共
初期のに初期のゼロ検出回路を記載している。
号および米国特許ＵＳ−Ａ−５，０２０，０１６号は共
初期のに初期のゼロ検出回路を記載している。
【０００６】
【発明が解決しようとする課題】従って、発明が解決し
ようとする課題は、第１のオペランドＡ、第２のオペラ
ンドＢおよびキャリービットＣｉｎの和のゼロ結果を検
出するためＡ（バー）およびＡ（バー）＋１を計算し、
次にこれらの一方をＣｉｎに依存してＢと比較する（Ｃ
ｉｎ＝０，Ａ（バー）；Ｃｉｎ＝１，Ａ（バー）＋１）
ようなゼロ結果検出器を提供することにある。比較が等
しく示したら、ゼロ検出結果Ｚは真である。
ようとする課題は、第１のオペランドＡ、第２のオペラ
ンドＢおよびキャリービットＣｉｎの和のゼロ結果を検
出するためＡ（バー）およびＡ（バー）＋１を計算し、
次にこれらの一方をＣｉｎに依存してＢと比較する（Ｃ
ｉｎ＝０，Ａ（バー）；Ｃｉｎ＝１，Ａ（バー）＋１）
ようなゼロ結果検出器を提供することにある。比較が等
しく示したら、ゼロ検出結果Ｚは真である。
【０００７】
【課題を解決するための手段】本発明の１つの特徴によ
れば、第１の数Ａ、第２の数ＢおよびキャリービットＣ
の和が０に等しい時を検出するゼロ結果検出器が設けら
れ、その際にＡおよびＢは２進数であり、このゼロ結果
検出器は、Ａ、−Ａの負値を表す数を発生するように動
作する第１の数発生器と、Ａマイナス１、−Ａ−１の負
値を表す数を発生するように動作する第２の数発生器
と、キャリービットの値に応じて前記第１の数発生器の
出力あるいは前記第２の数発生器の出力を選択するよう
に動作する選択器と、前記選択値と第２の数Ｂとの比較
に依存して和が０を表すゼロ結果信号を発生するように
働く比較器と、を具備している。
れば、第１の数Ａ、第２の数ＢおよびキャリービットＣ
の和が０に等しい時を検出するゼロ結果検出器が設けら
れ、その際にＡおよびＢは２進数であり、このゼロ結果
検出器は、Ａ、−Ａの負値を表す数を発生するように動
作する第１の数発生器と、Ａマイナス１、−Ａ−１の負
値を表す数を発生するように動作する第２の数発生器
と、キャリービットの値に応じて前記第１の数発生器の
出力あるいは前記第２の数発生器の出力を選択するよう
に動作する選択器と、前記選択値と第２の数Ｂとの比較
に依存して和が０を表すゼロ結果信号を発生するように
働く比較器と、を具備している。
【０００８】本発明の装置は入力数に対して完全な算術
演算を行なわずにゼロ結果を検出する比較的に簡単なメ
カニズムを与える。ゼロ結果は加算の結果についてのゼ
ロ検出を行なわずにゼロを予測するように入力オペラン
ドを用いて算術演算と平行列的に計算される。これは種
々の演算の処理速度を大きく増大することができる。
演算を行なわずにゼロ結果を検出する比較的に簡単なメ
カニズムを与える。ゼロ結果は加算の結果についてのゼ
ロ検出を行なわずにゼロを予測するように入力オペラン
ドを用いて算術演算と平行列的に計算される。これは種
々の演算の処理速度を大きく増大することができる。
【０００９】第１の数発生器の好適実施例の動作におい
て、第２の数発生器および選択器は第２の数Ｂとは無関
係で、そのため第２の数Ｂは第１の数Ａよりも遅れて前
記結果検出器に入力され得ることができる。
て、第２の数発生器および選択器は第２の数Ｂとは無関
係で、そのため第２の数Ｂは第１の数Ａよりも遅れて前
記結果検出器に入力され得ることができる。
【００１０】本発明のゼロ結果検出器の構成により、１
つのオペランドが第２のオペランドに遅れて到達する前
に利用可能であるような応用に特に効果的である。例え
ば、第２のオペランドＢがＡにそれを加える前にバレル
シフトされる（ｂａｒｒｅｌｓｈｉｆｔｅｄ）状況が存
在する。
つのオペランドが第２のオペランドに遅れて到達する前
に利用可能であるような応用に特に効果的である。例え
ば、第２のオペランドＢがＡにそれを加える前にバレル
シフトされる（ｂａｒｒｅｌｓｈｉｆｔｅｄ）状況が存
在する。
【００１１】有利なことに、第１および第２の数発生器
は負値を表すために２の補数を使用している。２の補数
は、標準の加算論理がこのような負数を正しく取り扱う
ことができるため負数を表すには特に有効的な表記法で
ある。
は負値を表すために２の補数を使用している。２の補数
は、標準の加算論理がこのような負数を正しく取り扱う
ことができるため負数を表すには特に有効的な表記法で
ある。
【００１２】好適実施例において、Ａマイナス１の負値
を表す数を発生する第２の数発生器は第１の数Ａを反転
するインバータを備えており、Ａの負値を表す数を発生
する第１の数発生器は第１の数Ａを反転するインバータ
とこのインバータの出力に１を加えるインクリメンタ
（ｉｎｃｒｅｍｅｎｔｏｒ）とを備えている。
を表す数を発生する第２の数発生器は第１の数Ａを反転
するインバータを備えており、Ａの負値を表す数を発生
する第１の数発生器は第１の数Ａを反転するインバータ
とこのインバータの出力に１を加えるインクリメンタ
（ｉｎｃｒｅｍｅｎｔｏｒ）とを備えている。
【００１３】この論理回路は第１の数Ａの必要な操作バ
ージョンを生じさせる効果的な態様を与える。
ージョンを生じさせる効果的な態様を与える。
【００１４】好ましいことに、第１の数発生器のインバ
ータおよび第２の数発生器のインバータは同一で単一の
インバータである。
ータおよび第２の数発生器のインバータは同一で単一の
インバータである。
【００１５】本発明の別の特徴によれば、第１の数Ａ、
第２の数ＢおよびキャリービットＣの和のゼロ結果を検
出する方法が与えられ、その際にＡおよびＢは２進数で
あり、この方法は、Ａ、−Ａの負数を表す第１の数を発
生するステップと、Ａ−１、−Ａ−１の負値を表す第２
の数を発生するステップと、キャリービットの値に応じ
て前記第１の数または前記第２の数のいずれかを選択す
るステップと、この選択値を前記第２の数と比較するス
テップと、これらの値が等しい時に和がゼロであること
を表すゼロ結果信号を発生するステップと、を具備して
いる。
第２の数ＢおよびキャリービットＣの和のゼロ結果を検
出する方法が与えられ、その際にＡおよびＢは２進数で
あり、この方法は、Ａ、−Ａの負数を表す第１の数を発
生するステップと、Ａ−１、−Ａ−１の負値を表す第２
の数を発生するステップと、キャリービットの値に応じ
て前記第１の数または前記第２の数のいずれかを選択す
るステップと、この選択値を前記第２の数と比較するス
テップと、これらの値が等しい時に和がゼロであること
を表すゼロ結果信号を発生するステップと、を具備して
いる。
【００１６】
【発明の実施の形態】本発明の以上および他の目的並び
に特徴および長所は，添付図面に関連して読まれるべき
図示実施例の以下の詳細な説明から明確になるであろ
う。
に特徴および長所は，添付図面に関連して読まれるべき
図示実施例の以下の詳細な説明から明確になるであろ
う。
【００１７】図１を参照すれば、本発明の実施例による
ゼロ結果予測器が示されている。この装置は入力オペラ
ンドＡを反転するインバータ１０とこのオペランドを１
だけ進めるインクリメンタ２０と選択器３０と比較器４
０とを備えている。
ゼロ結果予測器が示されている。この装置は入力オペラ
ンドＡを反転するインバータ１０とこのオペランドを１
だけ進めるインクリメンタ２０と選択器３０と比較器４
０とを備えている。
【００１８】入力オペランドＡはインバータ１０により
反転され、このインバータは複数の並列構成のＮＯＴゲ
ートからなり、各ＮＯＴゲートはＡオペランドのビット
の１つを１つの入力として受けるように構成されてい
る。Ａの反転値は次に２つのライン分割されるが、これ
らの一方はインクリメンタ２０に供給され、そこで値は
１だけ進められ、他方は選択器３０への入力として進
む。選択器３０は和のためのキャリー入力Ｃｉｎからな
る第３の入力を備え、それは他の２つの入力すなわちＡ
（バー）またはＡ（バー）＋１の一方をキャリー入力Ｃ
ｉｎの値に基づいて（Ｃｉｎ＝０はＡ（バー）＋１を選
択し、Ｃｉｎ＝１はＡ（バー）を選択する）を選択する
ように働く。選択器からの結果は次いで比較器４０に送
られ、そこでそれは第２のオペランドＢと比較される。
比較器４０は複数の排他的に並列に構成されたＯＲゲー
トからなり、そのため２つの入力数の各ビットは共に排
他的ＯＲ操作される。２つの数のビットの全てが等しけ
れば、各ゲートから０が出力される。これらビットのど
れかが等しくなければ、そのゲートから１が出力され
る。排他的ＯＲゲートからの出力はそれら自体、２つの
数が等しければ１のゼロ検出結果Ｚを発生しかつそうで
なければ０を発生するように共にＮＯＲ操作される。比
較器からの１の結果はゼロの結果が並列的に進んでいる
全算術的演算から生じることを指示するために使用され
てもよい。
反転され、このインバータは複数の並列構成のＮＯＴゲ
ートからなり、各ＮＯＴゲートはＡオペランドのビット
の１つを１つの入力として受けるように構成されてい
る。Ａの反転値は次に２つのライン分割されるが、これ
らの一方はインクリメンタ２０に供給され、そこで値は
１だけ進められ、他方は選択器３０への入力として進
む。選択器３０は和のためのキャリー入力Ｃｉｎからな
る第３の入力を備え、それは他の２つの入力すなわちＡ
（バー）またはＡ（バー）＋１の一方をキャリー入力Ｃ
ｉｎの値に基づいて（Ｃｉｎ＝０はＡ（バー）＋１を選
択し、Ｃｉｎ＝１はＡ（バー）を選択する）を選択する
ように働く。選択器からの結果は次いで比較器４０に送
られ、そこでそれは第２のオペランドＢと比較される。
比較器４０は複数の排他的に並列に構成されたＯＲゲー
トからなり、そのため２つの入力数の各ビットは共に排
他的ＯＲ操作される。２つの数のビットの全てが等しけ
れば、各ゲートから０が出力される。これらビットのど
れかが等しくなければ、そのゲートから１が出力され
る。排他的ＯＲゲートからの出力はそれら自体、２つの
数が等しければ１のゼロ検出結果Ｚを発生しかつそうで
なければ０を発生するように共にＮＯＲ操作される。比
較器からの１の結果はゼロの結果が並列的に進んでいる
全算術的演算から生じることを指示するために使用され
てもよい。
【００１９】図１の回路の動作例のために、以下の例を
考察する。Ａ＝＋７並びにＢ＝−７であるとすれば、２
進形のＡは０００００１１１で与えられ，Ｂは１１１１
１００１として２の補数表記で２進形で与えられる。イ
ンバータ１０は１１１１１０００であるＡ（バー）の値
を生じさせる。Ａ（バー）のこの値はインクリメンタ２
０と選択器（マルチプレクサ）３０とに並列に与えられ
る。インクリメンタ２０はそれに入力されるＡ（バー）
の値を１だけ進め、１１１１１００１の出力を発生す
る。インクリメンタ２０からの出力は選択器３０の他の
入力に供給される。
考察する。Ａ＝＋７並びにＢ＝−７であるとすれば、２
進形のＡは０００００１１１で与えられ，Ｂは１１１１
１００１として２の補数表記で２進形で与えられる。イ
ンバータ１０は１１１１１０００であるＡ（バー）の値
を生じさせる。Ａ（バー）のこの値はインクリメンタ２
０と選択器（マルチプレクサ）３０とに並列に与えられ
る。インクリメンタ２０はそれに入力されるＡ（バー）
の値を１だけ進め、１１１１１００１の出力を発生す
る。インクリメンタ２０からの出力は選択器３０の他の
入力に供給される。
【００２０】選択器３０はビットＣｉｎのキャリーに依
存してその入力の１つが比較器４０に向けられるように
選択する。この例において、ビットＣｉｎのキャリーは
０であり、そのためインクリメンタ２０の出力は比較器
４０に向けられる。従って、比較器４０はＡ（バー）＋
１をＢと比較する。これら入力の両方は１１１１１００
１を有する。従って、比較器４０によって発生されるゼ
ロ検出結果Ｚは１となる。
存してその入力の１つが比較器４０に向けられるように
選択する。この例において、ビットＣｉｎのキャリーは
０であり、そのためインクリメンタ２０の出力は比較器
４０に向けられる。従って、比較器４０はＡ（バー）＋
１をＢと比較する。これら入力の両方は１１１１１００
１を有する。従って、比較器４０によって発生されるゼ
ロ検出結果Ｚは１となる。
【００２１】上の例において、入力Ｃｉｎのキャリーが
０ではなく１を持ったとしたら、選択器３０は他の入力
を選択したことになりかつ比較器４０はその２つの入力
で同等性を見い出さなかったということを認識された
い。この状況で、ゼロ検出結果Ｚは要求通り０であった
ことになる。
０ではなく１を持ったとしたら、選択器３０は他の入力
を選択したことになりかつ比較器４０はその２つの入力
で同等性を見い出さなかったということを認識された
い。この状況で、ゼロ検出結果Ｚは要求通り０であった
ことになる。
【００２２】Ａが−４２でＢが＋４１でＣｉｎが１のよ
うな状況の例を考慮されたい。２進表示でＡは１１０１
０１１０（２の補数）かつＢは００１０１００１であ
る。インバータ２０からの出力は００１０１００１であ
り、これは選択器３０の１つの入力に直接与えられる。
インバータ１０の出力もインクリメンタ２０によって進
められ、選択器３０の他の入力に供給される００１０１
０１０の値が作られる。選択器３０は１の値を有するキ
ャリー入力Ｃｉｎによって制御されて比較器４０に供給
するための値００１０１００１を選択する。第２の入力
オペランドＢ（相当遅れて供給されることができる）も
００１０１００１に等しくなり、そのためゼロ検出結果
Ｚは１となる。
うな状況の例を考慮されたい。２進表示でＡは１１０１
０１１０（２の補数）かつＢは００１０１００１であ
る。インバータ２０からの出力は００１０１００１であ
り、これは選択器３０の１つの入力に直接与えられる。
インバータ１０の出力もインクリメンタ２０によって進
められ、選択器３０の他の入力に供給される００１０１
０１０の値が作られる。選択器３０は１の値を有するキ
ャリー入力Ｃｉｎによって制御されて比較器４０に供給
するための値００１０１００１を選択する。第２の入力
オペランドＢ（相当遅れて供給されることができる）も
００１０１００１に等しくなり、そのためゼロ検出結果
Ｚは１となる。
【００２３】最後に、Ａが１２９でＢが−４でＣｉｎが
０の例を考える。この場合に、この２進表示は、Ａが１
００００００１で、Ｂは１１１１１１００である。Ａ
（バー）の値は０１１１１１１０であり、Ａ（バー）＋
１の値は０１１１１１１１である。０の２進入力の結
果、Ａ（バー）＋１値は選択器３０により比較器４０に
供給されることになる。比較器４０の他の入力はＢすな
わち１１１１１１００である。比較器４０はそれに供給
される２つの入力値が等しくなくその結果ゼロ検出結果
Ｚが０として与えられることを決定する。この非等量性
は、２つの入力オペランドＡおよびＢが極めて異なって
いるためたとえキャリー入力Ｃｉｎ値が使用されても不
変である。
０の例を考える。この場合に、この２進表示は、Ａが１
００００００１で、Ｂは１１１１１１００である。Ａ
（バー）の値は０１１１１１１０であり、Ａ（バー）＋
１の値は０１１１１１１１である。０の２進入力の結
果、Ａ（バー）＋１値は選択器３０により比較器４０に
供給されることになる。比較器４０の他の入力はＢすな
わち１１１１１１００である。比較器４０はそれに供給
される２つの入力値が等しくなくその結果ゼロ検出結果
Ｚが０として与えられることを決定する。この非等量性
は、２つの入力オペランドＡおよびＢが極めて異なって
いるためたとえキャリー入力Ｃｉｎ値が使用されても不
変である。
【００２４】本発明の図示実施例が添付図面を参照して
ここで詳細に説明されたが、本発明はこれらの正確な実
施例に限定されず、かつ種々の変化および変更が添付の
請求の範囲によって規定されるような発明の範囲および
精神から逸脱することなく当業者により本明細書内で行
なわれ得ることを理解すべきである。
ここで詳細に説明されたが、本発明はこれらの正確な実
施例に限定されず、かつ種々の変化および変更が添付の
請求の範囲によって規定されるような発明の範囲および
精神から逸脱することなく当業者により本明細書内で行
なわれ得ることを理解すべきである。
【図１】本発明の実施例によるゼロ結果予測器を示す。
１０ インバータ ２０ インクリメンタ ３０ 選択器 ４０ 比較器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガイ タウンゼンド ヒッチソン アメリカ合衆国 カリフォルニア、サンタ クララ、 スタンレイ アベニュー 2005
Claims (6)
- 【請求項１】 第１の数Ａ、第２の数Ｂおよびキャリー
ビットＣの和が０に等しい時を検出するゼロ結果検出器
において、ＡおよびＢは２進数であり、 Ａ、−Ａの負値を表す数を発生するように動作する第１
の数発生器と、 Ａマイナス１、−Ａ−１の負値を表す数を発生するよう
に動作する第２の数発生器と、 キャリービットの値に応じて前記第１の数発生器の出力
あるいは前記第２の数発生器の出力を選択するように動
作する選択器と、 前記選択値と第２の数Ｂとの比較に依存して和が０を表
すゼロ結果信号を発生するように動作する比較器と、を
具備することを特徴とするゼロ結果検出器。 - 【請求項２】 請求項１記載のゼロ結果検出器におい
て、前記第１の数発生器、前記第２の数発生器および前
記選択器の動作は第２の数Ｂには無関係であり、そのた
め第２の数Ｂは第１の数Ａよりも遅く前記ゼロ結果検出
器に入力され得るようにしたことを特徴とするゼロ結果
検出器。 - 【請求項３】 請求項１記載のゼロ結果検出器におい
て、前記第１および第２の数発生器は負数を表すために
２の補数表記法を用いるようにしたことを特徴とするゼ
ロ結果検出器。 - 【請求項４】 請求項３記載のゼロ結果検出器におい
て、Ａマイナス１の負値を表す数を発生する前記第２の
数発生器は第１の数Ａを反転するインバータを備えてお
り、Ａの負値を表す数を発生する前記第１の数発生器は
第１の数Ａを反転するインバータおよびこのインバータ
の出力に加えるためのインクリメンタを備えていること
を特徴とするゼロ結果検出器。 - 【請求項５】 請求項４記載のゼロ結果検出器におい
て、前記第１の数発生器のインバータおよび前記第２の
数発生器のインバータは同一で単一のインバータである
ことを特徴とするゼロ結果検出器。 - 【請求項６】 第１の数Ａ、第２の数Ｂおよびキャリー
ビットＣの和のゼロ結果を検出する方法において、Ａお
よびＢは２進数であり、 Ａ、−Ａの負数を表す第１の数を発生するステップと、 Ａマイナス１、−Ａ−１の負値を表す第２の数を発生す
るステップと、 キャリービットの値に応じて前記第１の数または前記第
２の数のいずれかを選択するステップと、 前記選択値を第２の数Ｂの値と比較するステップと、 これらの値が等しい時和がゼロであることを表すゼロ結
果信号を発生するステップと、を具備することを特徴と
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9921327.4 | 1999-09-09 | ||
| GB9921327A GB2354091B (en) | 1999-09-09 | 1999-09-09 | Zero result prediction |
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