JPS61237133A - 演算回路 - Google Patents
演算回路Info
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- JPS61237133A JPS61237133A JP60078540A JP7854085A JPS61237133A JP S61237133 A JPS61237133 A JP S61237133A JP 60078540 A JP60078540 A JP 60078540A JP 7854085 A JP7854085 A JP 7854085A JP S61237133 A JPS61237133 A JP S61237133A
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- Japan
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- circuit
- rounding
- bit
- register
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2207/3808—Details concerning the type of numbers or the way they are handled
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮動小数点データの演算回路に関するもので
、特に、演算結果の丸めを実行するための演算回路に関
する。
、特に、演算結果の丸めを実行するための演算回路に関
する。
１６進の浮動小数点データＸは１通常９次の式で表現さ
れる。
れる。
ｚ＝ （−１）８ＸＭＸ １６” （
１）ここで、Ｓは符号９Ｍは小数以下の値を示す仮数部
、Ｅは指数部である。
１）ここで、Ｓは符号９Ｍは小数以下の値を示す仮数部
、Ｅは指数部である。
浮動小数点データは、仮数部Ｍの有効数字の桁数１＝よ
って単精度の浮動小数点データと１倍精度の浮動小数点
データの区別がある。この浮動小数点データは９通常、
第６図のような形式で表わされる。この例では、符号Ｓ
が１ピツト。
って単精度の浮動小数点データと１倍精度の浮動小数点
データの区別がある。この浮動小数点データは９通常、
第６図のような形式で表わされる。この例では、符号Ｓ
が１ピツト。
指数部Ｅが７ピツト、仮数部Ｍは、単精度の時２４ピツ
）（６桁）、倍精度の時５６ビット（１４桁）である。
）（６桁）、倍精度の時５６ビット（１４桁）である。
浮動小数点データの演算の場合、結果として必要な桁数
のみを仮数部の演算で求めた場合。
のみを仮数部の演算で求めた場合。
最下位桁が正しい値とならない場合がある。この例を次
檻；示す。
檻；示す。
α１２３４５６ｘ１６’−０，１２０ＯＦＦｘ １６’
＝（０，１２３４５６−０，００１２００）Ｘ１６６＝
０．１２２２５６Ｘ１６’ （２）最下位桁まで正
しい値を得るためには、必要な桁より１桁あるいは２桁
余分監ユ演算結果を求め。
＝（０，１２３４５６−０，００１２００）Ｘ１６６＝
０．１２２２５６Ｘ１６’ （２）最下位桁まで正
しい値を得るためには、必要な桁より１桁あるいは２桁
余分監ユ演算結果を求め。
その桁を７捨８人する。この動−作を丸めといい。
この余分の桁を保護桁（Ｇ）と呼ぶ。（２）式の例（二
対し、保護桁Ｇを一桁取って演算した場合を次に示す。
対し、保護桁Ｇを一桁取って演算した場合を次に示す。
０．１２３４５６ｘ １６６−０．１２０ＯＦＦＸ １
６’＝ （０，１２３４５６０第７図は丸め処理のため
のファームウェアのフローチャートを示す。
６’＝ （０，１２３４５６０第７図は丸め処理のため
のファームウェアのフローチャートを示す。
丸めのために使用されるビットは、単精度と倍精度では
異なる。第６図の形式の場合では。
異なる。第６図の形式の場合では。
単精度の時ピット３２が、また倍精度の時ピット６４が
それぞれ丸めの対象となる。
それぞれ丸めの対象となる。
また、丸めの結果によっては、仮数部（二桁あぶれが生
じる場合がある。この時、仮数部を右へ一桁シフトし、
指数部に１を加える。これを次に示す。
じる場合がある。この時、仮数部を右へ一桁シフトし、
指数部に１を加える。これを次に示す。
０、ＦＦＦＦＦＦ８ ｘ １６８乍’＞ １．ｏｏｏｏ
ｏｏ ｘ １６ＢＬ−一一一一一口 ＝０．１０００００Ｘ１６９ もし、指数部が最大値であったならば、指数部に１を加
えること【二より、指数部も桁あぶれを生じる。この場
合９表現できる最大の値を越えているため、エラーとし
なければならない。
ｏｏ ｘ １６ＢＬ−一一一一一口 ＝０．１０００００Ｘ１６９ もし、指数部が最大値であったならば、指数部に１を加
えること【二より、指数部も桁あぶれを生じる。この場
合９表現できる最大の値を越えているため、エラーとし
なければならない。
以下余日
〔発明が解決しようとする問題点〕
この上う蚤＝、従来方法で丸めを実行する場合。
単精度か倍精度かの判断、丸めること１＝よって仮数部
の桁あぶれが発生したかどうかの判断および指数部に１
を加えることによって指数部の桁あぶれが生じたかどう
かの判断が必要となる。
の桁あぶれが発生したかどうかの判断および指数部に１
を加えることによって指数部の桁あぶれが生じたかどう
かの判断が必要となる。
従って、丸めを行なう時のファームウェアのフローは複
雑かつ多くのステップ数が必要であった。
雑かつ多くのステップ数が必要であった。
本発明の目的は、精度の違いによる丸め対象ビットを選
択したり、仮数部の桁あぶれを検出し、指数部の更新を
行なうよう（二回路を構成することにより、丸めを簡単
に実行できるような演算回路を提供することＩ：ある。
択したり、仮数部の桁あぶれを検出し、指数部の更新を
行なうよう（二回路を構成することにより、丸めを簡単
に実行できるような演算回路を提供することＩ：ある。
本発明の浮動小数点データ演算回路は、精度を指定する
レジスタの値によって丸めの対象となるビットを選択し
て、そのビットの値を上位桁のキャリー入力端子へ入力
する機能と、指数部と仮数部を連結して演算する機能と
を持つ１６進演算回路と、精度を指定するレジスタの値
によって不要なビットを０にマスクする機能と。
レジスタの値によって丸めの対象となるビットを選択し
て、そのビットの値を上位桁のキャリー入力端子へ入力
する機能と、指数部と仮数部を連結して演算する機能と
を持つ１６進演算回路と、精度を指定するレジスタの値
によって不要なビットを０にマスクする機能と。
仮数部の最上位桁からのキャリー出力が”１”の時、仮
数部の上位から４ビット目を”１″にする機能とを持つ
マスク回路から構成される。
数部の上位から４ビット目を”１″にする機能とを持つ
マスク回路から構成される。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は１本発明の一実施例の基本構成を示す。図にお
いて、１は指数部Ｅ、仮数部Ｍおよび保護桁Ｇを保持す
るレジスタ、２は精度を指定するレジスタ、５は指数部
Ｅ、仮数部Ｍ、保護桁Ｇの演算回路、４はマスク回路で
ある。丸めを実行する時、レジスタ１の内容は、演算回
路３およびマスク回路４を通過することにより処理され
、再びレジスタ１に結果がストアされる。
いて、１は指数部Ｅ、仮数部Ｍおよび保護桁Ｇを保持す
るレジスタ、２は精度を指定するレジスタ、５は指数部
Ｅ、仮数部Ｍ、保護桁Ｇの演算回路、４はマスク回路で
ある。丸めを実行する時、レジスタ１の内容は、演算回
路３およびマスク回路４を通過することにより処理され
、再びレジスタ１に結果がストアされる。
第２図は、＄１図の演算回路３の詳細図であり、３１は
指数部凡の演算回路、３２は仮数部Ｍの単精度の部分の
演算回路、３３は倍精度の時の仮数部下位桁および単精
度の時の保護桁の演算回路、３４は倍精度の時の保護桁
の演算回路、６５は単精度術のキャリー入力の選択回路
。
指数部凡の演算回路、３２は仮数部Ｍの単精度の部分の
演算回路、３３は倍精度の時の仮数部下位桁および単精
度の時の保護桁の演算回路、３４は倍精度の時の保護桁
の演算回路、６５は単精度術のキャリー入力の選択回路
。
３６は倍精度術のキャリー入力選択回路である。
第１図の精度レジスタ２が単精度を指定している時９選
択回路３５はビット３２の値を選択し。
択回路３５はビット３２の値を選択し。
選択回路３６は０を選択する。倍精度が指定された時２
選択回路３５はピット３２からのキャリー出力を９選択
回路３６はビット６４の値をそれぞれ選択する。
選択回路３５はピット３２からのキャリー出力を９選択
回路３６はビット６４の値をそれぞれ選択する。
第３図はマスク回路の詳細図であり、４１は指数部と仮
数部の上位３ビットを通すバッファ。
数部の上位３ビットを通すバッファ。
４２は演算回路からの出力のピット１１と”１１を選択
するセレクタ、４３は演算回路からの出力のビット１２
からビット３１の値をそのまま出力するバッファ、４４
は演算回路からの出力ビット３２からピット６３の値と
０”を選択するセレクタ、４５は演算回路からの出力ビ
ット６４からビット６７の値と０“を選択するセレクタ
である。第１図の精度レジスタ２が単精度を指定してい
る時、セレクタ４４．４５は１０″を選択し９倍精度を
指定している時、セレクタ４５のみが“０″を選択する
。また、演算回路の仮数部最上位ピットからのキャリー
出力が′″１”の時、セレクタ４２は１”を選択する。
するセレクタ、４３は演算回路からの出力のビット１２
からビット３１の値をそのまま出力するバッファ、４４
は演算回路からの出力ビット３２からピット６３の値と
０”を選択するセレクタ、４５は演算回路からの出力ビ
ット６４からビット６７の値と０“を選択するセレクタ
である。第１図の精度レジスタ２が単精度を指定してい
る時、セレクタ４４．４５は１０″を選択し９倍精度を
指定している時、セレクタ４５のみが“０″を選択する
。また、演算回路の仮数部最上位ピットからのキャリー
出力が′″１”の時、セレクタ４２は１”を選択する。
第４図は本発明による丸め演算回路でのファームウェア
のフローチャートを示し、第２図。
のフローチャートを示し、第２図。
第３図に示した如き演算回路、マスク回路を備えたこと
により、第７図のフローチャートに比して簡単かつ非常
（：少ないステップ数で済む。
により、第７図のフローチャートに比して簡単かつ非常
（：少ないステップ数で済む。
第５図は本発明（＝よる丸め演算回路を使用した演算の
例を示している。
例を示している。
以上説明したようＣ：、精度の違いによる丸め対象ピッ
トの選択および仮数部の桁あぶれを検出して、指数部の
更新を行なうよう演算回路を構成すること（二より、丸
め処理を実行する時のファームウェアフローを簡単にで
きるという効果がある。
トの選択および仮数部の桁あぶれを検出して、指数部の
更新を行なうよう演算回路を構成すること（二より、丸
め処理を実行する時のファームウェアフローを簡単にで
きるという効果がある。
以下余白
第５図
Claims (1)
- 【特許請求の範囲】 １、１６進の浮動小数点データを処理する演算回路にお
いて、精度を指定するレジスタと、該レジスタが単精度
を指定した時は仮数部における単精度の有効桁の次の桁
の最上位ビットの値を上位桁のキャリー入力とし、前記
レジスタが倍精度を指定した時は仮数部における倍精度
の有効桁の次の桁の最上位ビットを上位桁のキャリー入
力とする機能を持つ演算回路と、前記レジスタの値によ
って不要となる仮数部の桁を０にマスクする回路を持つ
ことを特徴とする丸め演算回路。 ２、特許請求の範囲第１項記載の丸め演算回路において
、前記演算回路は、丸め処理の時のみ仮数部からのキャ
リー出力が指数部のキャリー入力に接続され、連結して
演算ができるように構成されていることを特徴とする丸
め演算回路。 ３、特許請求の範囲第２項記載の丸め演算回路において
、前記マスク回路は、前記演算回路の仮数部最上位から
のキャリー出力が“１”の時、仮数部の最上位から４ビ
ット目を“１”にして出力する機能を持つことを特徴と
する丸め演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078540A JPS61237133A (ja) | 1985-04-15 | 1985-04-15 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078540A JPS61237133A (ja) | 1985-04-15 | 1985-04-15 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61237133A true JPS61237133A (ja) | 1986-10-22 |
Family
ID=13664743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60078540A Pending JPS61237133A (ja) | 1985-04-15 | 1985-04-15 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237133A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562513A2 (en) * | 1992-03-23 | 1993-09-29 | Nec Corporation | Rounding operation circuit |
| EP1830252A3 (en) * | 2006-02-09 | 2009-02-04 | Altera Corporation | Specialised processing block for programmable logic device |
| JP2011242827A (ja) * | 2010-05-14 | 2011-12-01 | Iwate Univ | 乱数生成システム及びプログラム |
| US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US8886696B1 (en) | 2009-03-03 | 2014-11-11 | Altera Corporation | Digital signal processing circuitry with redundancy and ability to support larger multipliers |
| US8886695B1 (en) | 2008-03-14 | 2014-11-11 | Altera Corporation | Normalization of floating point operations in a programmable integrated circuit device |
| US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
| US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
| US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US9063870B1 (en) | 2006-12-05 | 2015-06-23 | Altera Corporation | Large multiplier for programmable logic device |
| US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
| US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
| US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
| US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
| US9379687B1 (en) | 2014-01-14 | 2016-06-28 | Altera Corporation | Pipelined systolic finite impulse response filter |
| US9395953B2 (en) | 2006-12-05 | 2016-07-19 | Altera Corporation | Large multiplier for programmable logic device |
| US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
| US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
| US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
-
1985
- 1985-04-15 JP JP60078540A patent/JPS61237133A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562513A2 (en) * | 1992-03-23 | 1993-09-29 | Nec Corporation | Rounding operation circuit |
| EP1830252A3 (en) * | 2006-02-09 | 2009-02-04 | Altera Corporation | Specialised processing block for programmable logic device |
| US9395953B2 (en) | 2006-12-05 | 2016-07-19 | Altera Corporation | Large multiplier for programmable logic device |
| US9063870B1 (en) | 2006-12-05 | 2015-06-23 | Altera Corporation | Large multiplier for programmable logic device |
| US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
| US8886695B1 (en) | 2008-03-14 | 2014-11-11 | Altera Corporation | Normalization of floating point operations in a programmable integrated circuit device |
| US8886696B1 (en) | 2009-03-03 | 2014-11-11 | Altera Corporation | Digital signal processing circuitry with redundancy and ability to support larger multipliers |
| JP2011242827A (ja) * | 2010-05-14 | 2011-12-01 | Iwate Univ | 乱数生成システム及びプログラム |
| US8862650B2 (en) | 2010-06-25 | 2014-10-14 | Altera Corporation | Calculation of trigonometric functions in an integrated circuit device |
| US9600278B1 (en) | 2011-05-09 | 2017-03-21 | Altera Corporation | Programmable device using fixed and configurable logic to implement recursive trees |
| US9053045B1 (en) | 2011-09-16 | 2015-06-09 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US8949298B1 (en) | 2011-09-16 | 2015-02-03 | Altera Corporation | Computing floating-point polynomials in an integrated circuit device |
| US9098332B1 (en) | 2012-06-01 | 2015-08-04 | Altera Corporation | Specialized processing block with fixed- and floating-point structures |
| US8996600B1 (en) | 2012-08-03 | 2015-03-31 | Altera Corporation | Specialized processing block for implementing floating-point multiplier with subnormal operation support |
| US9207909B1 (en) | 2012-11-26 | 2015-12-08 | Altera Corporation | Polynomial calculations optimized for programmable integrated circuit device structures |
| US9189200B1 (en) | 2013-03-14 | 2015-11-17 | Altera Corporation | Multiple-precision processing block in a programmable integrated circuit device |
| US9348795B1 (en) | 2013-07-03 | 2016-05-24 | Altera Corporation | Programmable device using fixed and configurable logic to implement floating-point rounding |
| US9379687B1 (en) | 2014-01-14 | 2016-06-28 | Altera Corporation | Pipelined systolic finite impulse response filter |
| US9684488B2 (en) | 2015-03-26 | 2017-06-20 | Altera Corporation | Combined adder and pre-adder for high-radix multiplier circuit |
| US10942706B2 (en) | 2017-05-05 | 2021-03-09 | Intel Corporation | Implementation of floating-point trigonometric functions in an integrated circuit device |
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