JPH0748176B2

JPH0748176B2 - 浮動小数点算術演算方法及び装置

Info

Publication number: JPH0748176B2
Application number: JP2413158A
Authority: JP
Inventors: ロバート、アレン、ドレーメル; スコット、アラン、ヒルカー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-01-24
Filing date: 1990-12-21
Publication date: 1995-05-24
Anticipated expiration: 2010-05-24
Also published as: EP0438962A2; JPH04213110A; EP0438962A3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システムに
おける浮動小数点算術演算を行う方法と装置に関する。
より詳細には本発明は浮動小数点数の加算と減算の算術
演算に必要な指数の減算を行う装置およびその装置を動
作させる方法に関する。大きな指数からの小さい指数の
減算は２つの浮動小数点数の小数部を加算する前に小さ
い方の浮動小数点数の小数部にある、２進点がシフトさ
れねばならない位置の数を決定するために用いられる。

【０００２】

【従来技術】データ処理システムでの浮動小数点算術演
算の使用はコンピュータ技術のスタート以来共通のこと
である。浮動小数点演算ハードウェアの開発が一般にハ
ードウェア構成の簡略化または処理速度の向上を目的と
して多くの形でなされている。加算、減算、乗算および
除算の４つの演算が一般に加算と減算を含む特殊なプロ
セスサブセットを用いて行われている。例えば、乗算は
加算をくり返すことにより多くの場合行われており、除
算は減算をくり返すことで行われている。これら処理の
速度を上げるための努力はハードウェア回路、特にすべ
ての演算の最大処理速度を究極的に制限する加算回路の
設計の改善と簡略化に向けられている。除算の場合には
除算に必要な加算または減算のくり返し回数を減らすた
め、部分商計算しあるいは多数の高ビットを同時的に予
測することにより、演算速度を向上することに努力が向
けられている。

【０００３】浮動小数点演算システムの実行を支配する
ための均一なルールシステムを与えるために米国規格が
開発されている。この規格はＡＮＳＩ／ＩＥＥＥスタン
ダードNo. ７５４−１９８５であってここでもそれを組
込んでいる。浮動小数点演算システムおよびアルゴリズ
ムの設計においては、問題を他の異るコンピュータシス
テムを用いて解くことが出来るとしても、そのようなシ
ステムおよびアルゴリズムのユーザが計算と問題の解答
に一致を得ることが出来るようにするためにこのスタン
ダードと一致する結果を達成することが主目的である。
このスタンダードは基本的および拡張された浮動小数点
数フォーマット、算術演算、整数部と小数部フォーマッ
ト間の変換、異る浮動小数点フォーマット間の変換、基
本フォーマットの浮動小数点数と１０進ストリング間の
変換および浮動小数点の例外の処理を特定する。

【０００４】より一般的には浮動小数点演算はＩＥＥＥ
スタンダードにより定められているように単精度または
倍精度フォーマットで行われる。これらフォーマットは
符号、指数および小数部フィールドを利用し、夫々のフ
ィールドが浮動小数点数の予め限定された部分を占め
る。３２ビット単精度数の場合には符号フィールドは最
大桁位置を占める単一ビットであり、指数フィールドは
次の８桁を占める８ビット量であり、小数部フィールド
は下２３ビット位置を占める。倍精度浮動小数点数の場
合には符号フィールドは最大桁位置を占める単一ビット
であり指数フィールドは次の１１桁を占める１１ビット
フィールドであり、小数部は下位５２ビット位置を占め
る５２ビットフィールドである。指数フィールドと小数
部フィールドについての他のフォーマットが使用可能で
あり、多くはアプリケーションの要求により開発されう
る。

【０００５】

【発明が解決しようとする課題】これまで２つの指数間
の差は特定の浮動小数点フォーマットに必要な同一の幅
をもつ加算器を用いて見い出されていた。例えば、倍精
度フォーマットの２個の浮動小数点数の指数間の差を見
い出すには１１ビット幅の加算器が必要であった。これ
ら加算器は一般に、一方の指数から他方の指数を減算す
るに必要な時間が行われている全算術演算の総合速度に
直接影響することを意味するクリティカルパスによる。
その結果、指数の差を得る際に必要な時間は全算術演算
速度を向上させる。

【０００６】加算器の速度を低下させる演算の一つは桁
上げが夫々のビットについて伝ぱんするときである。桁
上げを幅の広い加算器にわたり伝ぱんさせるに必要な時
間は幅の狭い加算器について必要なものより長くなる。
２つの指数の差の決定速度を上げる一つの方法は特定の
浮動小数点フォーマットにより示されるビット幅より小
さい加算器を用いることである。

【０００７】本発明の主目的は浮動小数点算術演算につ
いて所望のフォーマットを用いることの出来る装置およ
び方法を提供することである。

【０００８】本発明の他の目的は浮動小数点算術演算を
行うに必要な時間量を減少させることによりこれまでよ
りも短い時間でそれら演算を行う装置および方法を提供
することである。

【０００９】本発明の他の目的は２つの浮動小数点数を
加算そして減算するための装置および方法を提供するこ
とである。詳細に述べると、本発明の目的は一方の数の
指数フィールドから他方の数の指数フィールドを減算し
てそれら２数の内の一方における２進小数点のシフトを
決定して処理時間を短縮させつつ２数の加算または減算
を可能にする装置および方法を提供することである。

【００１０】

【課題を解決するための手段および作用】本発明は浮動
小数点加算および減算を処理するための装置の指数加算
器内の２個の指数間の差を決定するための方法と装置を
含む。２つの浮動小数点数を加算するとき、それら２数
の指数部分はそれらの小数部を加算する前に等しくなっ
ていなければならない。本発明によれば各指数は高位部
分と低位部分に分けられる。低位部分は表示しうる最高
数が選ばれたフォーマット内の小数部分に与えられる数
のビットにより大または等しくなるように選ばれる。２
数の指数間の差は低位部分間の差と高位部分間の差を並
列に得ることにより得られる。指数の低位部分間の差
は、高位部分間の差が或る結果を有するとき全指数間の
適正な差を与える。指数の高位部分間の差の決定から他
の結果が得られる場合には、大きい方の数に小さい方の
数を加算すると大きい数が得られるのであり、その理由
は２つの小数部を整合させるに必要なシフトが非常に大
きくなるために２数の小数部は重ならないからである。
或る結果が指数の高位部分間の差として得られる場合に
はこれらの結果は指数の低位部分間の適正な差を選ぶた
めに用いられる。

【００１１】

【実施例】図１は本発明に関連して使用可能な浮動小数
点算術回路１０のブロック図の一例を示す。浮動小数点
算術の実行は、適正な結果を決定するために行われねば
ならない特定のアルゴリズムの故にそのような回路を利
用する。この回路は浮動小数点数が特定のフォーマット
すなわち最大桁ビットが浮動小数点の符号を表わし、そ
れ以降の桁ビットが指数を表わし、残りのビットが小数
部の値を表わすフォーマットに従って予めアレンジされ
ているものと仮定しており、小数部の値は２進小数点が
この小数部の値の最左端に置かれるものと仮定してい
る。数のサイズが３２ビットである単精度計算を利用す
る浮動小数点算術演算の場合には、符号ビットはビット
０であり、指数ビットは１−８であり小数部値ビットが
９−３１であるとする。浮動小数点演算が倍精度数を用
いて行われる場合には符号ビットがビット０、指数ビッ
トが１−１１そして小数部値ビットが１２−６３である
とする。これらビットに加えて、図１に関連するハード
ウェアレジスタおよびロジックが更に４ビットを含み、
Ｉビットが小数部フィールドの最大桁位置を占め、Ｇ、
ＲおよびＳビットが夫々小数部フィールドの下位ビット
位置を占める。

【００１２】浮動小数点オペランドはそれらの指数が等
しくないかぎり互いに加算あるいは減算出来ない。これ
には、それら指数の比較が必要であり、小さい指数をも
つオペランド小数部は指数の差だけ右にシフトしなけれ
ばならない。これら小数部は次に結果の指数としての大
きい指数をもつものと加算または減算しうる。浮動小数
点オペランドの乗算には指数の加算と小数部の乗算が必
要である。浮動小数点オペランドの除算には除数の指数
の被除数の指数からの減算と被除数小数部の除数小数部
による除算が必要である。

【００１３】図１の浮動小数点算術回路は単精度および
倍精度の演算を行う。これは浮動小数点加算または減算
をサポートするようにされる。本発明は他の浮動小数点
フォーマットを用いる回路でも有効であることに注意さ
れたい。

【００１４】図１の回路はデータ処理システム等のよう
な他のソースからのデータを受けて伝送する記憶データ
バス１２を利用する。データ記憶バス１２を介して受け
た情報は複数の浮動小数点レジスタ１４に伝送されう
る。レジスタ１４はその情報をＦＡレジスタ１６、ＦＢ
レジスタ１８またはＦＣレジスタ２２に送ることが出来
る。ＦＡレジスタ１６も情報を浮動小数点レジスタ１４
にもどすことが出来る。

【００１５】ＦＡレジスタ１６はレジスタ１４からのデ
ータについての宛先レジスタでありまたレジスタ１４に
送られているデータについてのソースレジスタでもあ
る。ＦＡレジスタ１６は記憶データバス１２を介してメ
モリに移しうるデータ用のソースレジスタでもあり、こ
れはまた桁上伝ぱん加算器３０、指数加算器２０および
正規化−繰上げ回路３４からのデータについては宛先レ
ジスタである。ＦＡレジスタ１６は加算、減算、比較、
乗算および除算オペランドについての第２オペランドを
含む。ＦＡレジスタ１６は浮動小数点数の指数を保持す
る部分１６ａとその小数部を保持する部分１６ｂを有す
る。

【００１６】ＦＡレジスタ１６への複数の入力の内のそ
のレジスタにゲートされるべきものを選択的に制御する
ために、ＦＡレジスタは入力マルチプレクサ回路１５を
有する。回路１５は活性化信号Ａの制御によりレジスタ
１６への種々の入力の選択的ゲートを行うためのもので
ある。浮動小数点演算回路１０内の他のレジスタも同様
なマルチプレクサ入力制御を有する。

【００１７】制御ロジック回路１１は回路１０内でのデ
ータ交換と処理動作に必要なすべての活性化信号を発生
する。制御ロジック回路１１は複数の制御信号出力Ａを
有し、その夫々が種々の回路およびレジスタへの制御入
力として作用する。制御ロジック回路１１並びに回路１
０の動作に必要な活性化信号Ａの要件と設計は当業者に
は明らかである。従ってこれら回路および信号の詳細は
説明しない。

【００１８】ＦＢレジスタ１８は記憶データバス１２、
浮動小数点レジスタ１４からのデータについては宛先レ
ジスタであり、また桁上げ伝ぱん加算器３０と正規化−
繰上げ回路３４からのデータについての宛先レジスタで
もある。その出力はマルチセレクタ２４、プレアライナ
回路２６および指数加算器２０に接続する。ＦＢレジス
タは加算、減算、比較および除算のための第１オペラン
ドを含むように用いられそしてまた加算、減算および乗
算の中間結果を含む。ＦＢレジスタ１８は浮動小数点数
の指数値を含むための部分１８ａとその小数点部を含む
ための部分１８ｂを有し、更に制御ロジック回路１１か
らの活性化信号の制御によりレジスタへのデータをゲー
トするための入力マルチプレクサ回路１７を有する。

【００１９】ＦＣレジスタ２２はメモリから記憶データ
バス１２を介して入るデータの宛先レジスタであり、桁
上げ−伝ぱん加算器３０と正規化−繰上げ回路３４から
のデータの宛先レジスタである。これはまた浮動小数点
レジスタ１４からの宛先レジスタである。ＦＣレジスタ
２２の出力はマルチプレクサ２４、プレアライナ２６お
よび正規化−繰上げ回路３４に接続する。ＦＣレジスタ
２２では乗算の第１オペランドを含み、そして除算結果
についての宛先レジスタである。入力マルチプレクサ回
路２１はＦＣレジスタ２２へのデータのゲートを制御ロ
ジック回路１１からの活性化信号の制御により制御す
る。

【００２０】プレアライナ回路２６は加算および減算用
の小さい方の指数をもつ小数部をプレシフトするために
用いられるものであり、これは加算または減算前に浮動
小数点オペランドの指数を等しくするために必要であ
る。プレアライナ回路２６は浮動小数点について選ばれ
たフォーマットにより要求される位置だけ０から右に浮
動小数点小数部をシフトする能力を有する。倍精度演算
が行われているとすれば、このプレアライナは０−５５
ビット位置のシフトを行うことが出来る。プレアライナ
２６の出力は桁上−伝ぱん加算器３０とＦＣレジスタ２
２に接続する。

【００２１】マルチプルセレクタ２４は乗算用の被乗数
の倍数および除算用の除数の倍数を発生するロジック回
路である。除算については、これら倍数は被除数または
部分被乗数および除数を高次ビットからデコードされ
る。オペランドの補数が必要なときにこのセレクタによ
り発生される。マルチプルセレクタ２４はＦＡレジスタ
１６、ＦＢレジスタ１８およびＦＣレジスタ２２からデ
ータを受ける。セレクタ２４の出力は桁上−セーブ加算
ツリー２８に接続する。

【００２２】桁上−セーブ加算ツリー２８は同時に３個
のオペランドを加算しうるようにする。これにより１回
のくり返しにつき２個の商ビットを発生する除算アルゴ
リズムの使用が可能となる。桁上−セーブ加算ツリー２
８はマルチプルセレクタ２４からデータを受けそして桁
上−伝ぱん加算器３０にデータを送る。

【００２３】桁上−伝ぱん加算器３０は５７ビット加算
器であり、乗算の部分積または除去の部分被除数を発生
するための入力を桁上−セーブ加算器２８から受ける。
桁上−伝ぱん加算回路３０はプレアライナ回路２６、Ｆ
Ａレジスタ１６およびＦＢレジスタ１８から入力を受け
る。この回路３０の出力はＦＡレジスタ１６とＦＢレジ
スタ１８に接続する。入力マルチプレクサ回路２９は制
御ロジック回路１１からの活性化信号Ａの制御により回
路３０へのデータのゲートを制御する。

【００２４】正規化−繰上げ回路３４は浮動小数点演算
の結果を正規化するために用いられる正規化回路３４ａ
を有する。例えば、乗算の結果は小数部の正規化のため
に１ビット左へのシフトを必要とすることがあり、加算
または減算では５４ビット位置までの左シフトを必要と
することがある。正規化−繰上げ回路３４はまた繰上げ
回路３４ｂを有し、これは、結果が下位ビット位置で１
だけ増加されるべき場合の或る繰り上げ操作に用いるイ
ンクレメンタ回路を含む。

【００２５】図２は従来の指数加算器または減算器２０
に用いられる装置を原理的に示している。従来の指数減
算器は一般に２個の加算器４０，４２からなる。各加算
器は浮動小数点数を表わすために用いられる特定のフォ
ーマットにより指定された指数ビット幅に等しいビット
幅を有している。例えば、倍精度浮動小数点では１１ビ
ットの加算器が用いられており、その理由はそのフォー
マットでは数の指数部に１１ビットが当てられているか
らである。これより大きな加算器が指数の減算に必要な
場合には浮動小数点数の指数部に対し付加的なビットを
与える他のフォーマットがある。

【００２６】基本的には第１指数および第２指数の２の
補数が加算器４０で加算され、第２指数と第１指数の２
の補数が加算器４２で加算される。これら指数の一方の
２の補数を他の指数に加算することにより、これら２個
の指数の差が得られる。これら２回の演算は並列に行わ
れる。夫々の差の符号または桁上げは大きい指数から減
算される小さい指数を表わす差を選ぶことが出来るよう
にそのときチェックされる。この差が決定されてしまう
と、指数の小さい方の数の小数部が、これら指数間の差
によりきまる数の位置だけ右にシフトされる。

【００２７】指数の減算器における桁上げの伝ぱんは指
数間の差をきめる全プロセスの速度を低下させ、これが
浮動小数点加算または減算における演算プロセスの速度
を低下させる。前述のように指数に１１ビットを与える
倍精度フォーマットよりも指数により多いビットを与え
る浮動小数点フォーマットがある。特定のフォーマット
において指数部分に与えられるビットの数が大きい程よ
り幅の大きい加算器を指数の差の決定に必要としそして
桁上げがより多数のビットにわたり伝ぱんするから、桁
上げによる遅れが大きくなる。

【００２８】次に図３により２つの指数間の差を決定す
るための本発明の主題である装置５０を説明する。これ
ら指数をＡとＢで示す。指数Ａは２つの部分、すなわち
高位部分５２と低位部分５４に分けられる。低位部分５
４は或る数の下位桁ビットを表わす。高位部分５２はあ
る数のそれより上位の桁のビットを表わす。図３のＡＨ
は指数Ａの高位部分５２、ＡＬは指数Ａの低位部分５４
を示す。同様に指数Ｂも高位部分５６と低位部分５８に
分けられ、ＢＨは指数Ｂの高位部分に関連するビット
を、ＢＬは指数Ｂの低位部分に関連するビットを示す。

【００２９】装置５０は更に加算器６０と６２を含む。
これら加算器において差（ＡＬ−ＢＬ）と（ＢＬ−Ａ
Ｌ）が決定される。またこれら加算器の一方から桁上げ
信号６４が出力される。図３において桁上げ信号６４は
加算器６０から出るように示されている。この桁上げ信
号は加算器６２の出力であってもよく、そして装置５０
は指数間の差の決定に同じ効果を出す。

【００３０】装置５０には比較回路６６が含まれる。比
較回路６６は三つの状態の１つすなわち、ＡＨ＝ＢＨで
あるか、ＡＨ＋１＝ＢＨであるかＢＨ＋１＝ＡＨである
かを決定するために用いられる。比較回路６６は加算器
１個を有する回路、２個を有する回路または２個のイン
クレメンタを有する回路により構成出来る。図４は後者
の形の比較回路６６を示しており、これはインクレメン
タ９２と９４を含む。比較回路６６は更に３個の比較器
９６，９８，１００を含む。信号ＡＨとＢＨは比較器９
６に入り、それらが等しいかどうかの決定が行われる。
これらが等しくないときは比較器９６は出力を出さな
い。信号ＡＨは、インクレメンタ９２にも加えられ、そ
こで、ビットストトリームＡＨに１を加算する。信号
（ＡＨ＋１）が信号ＢＨと共に比較器９８に加えられ
る。ＡＨ＋１＝ＢＨであれば比較器９８は出力を出す。
最後に信号ＢＨがインクレメンタ９４に加えられて（Ｂ
Ｈ＋１）に日賭してビットストリームをつくる。信号
（ＢＨ＋１）はＡＨと共に比較器１００に入り、ＡＨ＝
ＢＨ＋１であれば比較器１００が出力を出す。多くの場
合、比較回路６６からＡＨ＝ＢＨ、ＡＨ＝ＢＨ＋１また
はＢＨ＝ＡＨ＋１を示す出力が出る。

【００３１】図３において、この装置は更にセレクト高
回路６７を含む。比較回路６６の出力がない場合にはこ
のセレクト高回路６７はＢＨ＞ＡＨであるかＡＨ＞ＢＨ
であるかを決定する。この回路はまたＡまたはＢの大き
い方の数を選択する。そのような回路６７は種々の構成
をもつことが出来る。その一例は、比較回路６６の出力
すなわちＡＨ＝ＢＨ，ＢＨ＝ＡＨ＋１およびＡＨ＝ＢＨ
＋１を３入力ＮＯＲゲートに接続して構成するものであ
る。このＮＯＲゲートが出力を出すとき、セレクト高回
路６７はＡがＢより大のときＡを、ＢがＡより大のとき
Ｂを選択する。夫々入力として３入力ＮＯＲを有し、Ａ
Ｈ＞ＢＨのとき一方が入力を得そしてＢＨ＞ＡＨのとき
入力を得る２個のセレクタをＡまたはＢの内の大きい方
を選ぶために使用出来る。加算器６９はＡＨまたはＢＨ
が大きいことを決定するために用いることが出来る。差
ＡＨ−ＢＨまたはＢＨ−ＡＨからの桁上げは高い方の浮
動小数点数を決定する。

【００３２】装置５０は更に数個のセレクタ６８，７
０，７２とマルチプレクサ７４を含む。セレクタ６８へ
の入力は（ＡＬ−ＢＬ）を決定する加算器６０からの桁
上信号６４と比較回路６６の２つの出力すなわち（ＡＨ
＝ＢＨ）と（ＡＨ＝ＢＨ＋１）である。セレクタ７０へ
の入力は（ＡＬ−ＢＬ）を決定する加算器６０からの桁
上げ信号６４と比較回路６６の２つの出力すなわち（Ａ
Ｈ＝ＢＨ）と（ＡＨ＋１＝ＢＨ）である。セレクタ７２
はシフトされることになる小数部分を選択する。セレク
タ７２の入力は（ＡＨ＝ＢＨ＋１）、（ＡＨ＝ＢＨ）お
よび桁上信号６４である。マルチプレクサ７４は指数Ａ
とＢの適正な差を選択する。マルチプレクサ７４の入力
はセレクタ６８と７０の出力および加算器６０と６２の
出力である。マルチプレクサ７４はこれら入力から指数
の差を選択して小さい方の浮動小数点数の小数部分の適
正な右シフトを生じさせる。

【００３３】本発明は、小さい方の浮動小数点の小数部
が加算のためにその幅より大きく右シフトされねばなら
ないとき、小さい方の浮動小数点数の加算の効果が０の
加算と同じとなるという前提に立脚する。云い換える
と、指数の差が浮動小数点数の小数部に与えられるビッ
ト数より大きいシフトの必要なことを示すときには小さ
い方の数を大きい方の数に加算する必要がない。小さい
方を大きい数に加算する効果は非常に小さい。

【００３４】この前提から浮動小数点数の小数部に与え
られるビット数の範囲内のシフトを生じさせる指数の差
を決定するだけでよいことになる。浮動小数点数の一方
の小数部におけるより大きいシフトを生じさせるような
指数の差は検出するだけでよい。そのような大きな差が
あるとすれば大きい方の浮動小数点数がセレクト高回路
６７を用いてこれら２つの数の和として選択されるので
あり、その理由は、小さい方の浮動小数点数の加算が小
さい方の数を大きい方の数に加算するときには大きい方
の数の小数部内のビットを変更しないからである。

【００３５】基本的には本発明においては加算または減
算される２数の夫々の浮動小数点指数部分は高位部分と
低位部分に分けられる。低位部分は表わされる最も高い
数がそれら特定の数を含むフォーマットの浮動小数点数
の小数部に与えられるビット数に等しいかあるいはそれ
より大きくなるように選ばれる。例えば、浮動小数点数
についての倍精度フォーマットでは５３ビットがその数
の小数部に与えられる。低位部分は、６ビットで表わさ
れる最も大きい数は５３より大きい６３であるから、６
ビットにセットされる。これを５ビットとすると最大数
は３１であり、これは５３より小さくなってしまう。夫
々の指数部の低位部分に必要なビット数はＬＯＧ２
［（小数部に与えられるビット数）］に等しい。勿論、
低位部分のビット数は整数でなくてはならず、それ故こ
の数は常にすぐ上の桁の整数に切り上げられる。各指数
の高位部分に与えられるビット数は［（指数のビット
数）−（低位部分のビット数）］に等しい。

【００３６】本発明では指数Ａの低位部分と指数Ｂの低
位部分の差を決定しそして指数Ａの高位部分と指数Ｂの
高位部分について三つの条件が生じるかどうかを決定す
るだけでよい。この情報から、小さい方の小数部が大き
い方の小数部と重なる場合の小さい方の浮動小数点数の
小数部におけるシフトを必要とするすべての差が決定す
る。本発明では従来のような加算器ではなくより小さい
すなわち幅の狭い加算を用いる。従来、加算器のビット
幅は一般に指数に与えられるビット数に対応していた。
本発明は、回数がより少く桁上げがより小さいすなわち
より狭い加算器内で生じるため、より高速である。加算
器を伝ぱんする桁上げは加算プロセスの速度を低下させ
そして指数減算は浮動小数点数の加算および減算を行う
クリチカルパスに沿っている。

【００３７】受け入られる組合せにより、小数部のシフ
トを必要とする差が決定される。２つの指数の高位部分
間の差は０か１でなくてはならない。他の差は浮動小数
点数の小数部に与えられる位置の数より大きいシフトを
示すことにする。その場合には浮動小数点数ＡとＢの内
の大きい方がＡ＋Ｂの答えとして選ばれる。セレクト高
回路６７はこの大きい方の浮動小数点数を選択するため
に用いられる。

【００３８】次の一つの例がこれをより明確にするもの
である。倍精度フォーマットを用いるものとすると、指
数部分の下位６桁のビットを低位部分のビットとして割
り振る。この指数の高位部分は浮動小数点数の夫々の指
数部の上位５桁のビットを含むことになる。２個の浮動
小数点数の高位部分の差が１であればそれは差６４に対
応する。低位部分の最大差はせいぜい６３であるから指
数間の最大の差は従って［１２７，（６４＋６３）］、
最小差は１（６４−６３）となる。高位部分の差が２で
あればそれは１２８の差に対応する。このとき最小差は
１２８−６３＝６５である。６５のビットシフトは倍精
度フォーマット（最大５３ビット）での浮動小数点数の
小数部より大きく、それ故、大きい浮動小数点数に小さ
いものを加算することは大きい方に０を加算する場合と
同じ値を得る。

【００３９】このように、重要な条件はＡＨ＝ＢＨであ
るが、ＢＨ＝ＡＨ＋１であるかあるいはＡＨ＝ＢＨ＋１
であるかということのみである。指数ＡとＢの高位部分
について他の条件が生じた場合には小さい方の数の加算
は大きい方の数に何らの効果も有しない。ＡＨとＢＨの
間に他の条件が生じるときにはセレクト回路６７は大き
い方の浮動小数点数を選択するために用いられる。

【００４０】差（ＡＬ−ＢＬ）と（ＢＬ−ＡＬ）は浮動
小数点系の指数の低位部分に与えられるビット数に等し
いビット幅を有する２個の加算器を用いて得られる。例
えば、指数の低位部分は下位６桁のビットを含むから６
ビット加算器が用いられる。選ばれる差は各指数の高位
部分について３条件のどれが存在するかによりそして夫
々の指数の低部間の関係によりきまる。この選択プロセ
スを次の表に要約する。

【００４１】ＩＦＡＨ＝ＢＨＡＮＤＡＬ＞ＢＬ，ＴＨＥＮＤＩＦ＝ＡＬ−ＢＬＩＦＡＨ＝ＢＨＡＮＤＢＬ＞ＡＬ，ＴＨＥＮＤＩＦ＝ＢＬ−ＡＬＩＦＡＨ＝ＢＨ＋１ＡＮＤＢＬ＞ＡＬ，ＴＨＥＮＤＩＦ＝ＡＬ−ＢＬＩＦＢＨ＝ＡＨ＋１ＡＮＤＡＬ＞ＢＬ，ＴＨＥＮＤＩＦ＝ＢＬ−ＡＬこれらは浮動小数点数の小数部に与えられるビット数内
のシフトを得るに必要な条件である。他の条件はその小
数部に与えられるビット数より大きいシフトを生じさせ
る。例えばＢＨがＡＨより差６４に対応する１だけ大き
くそしてＢＬがＡＬより大きければ６４を越えるシフト
が要求され、これは最大シフト５３を越えることにな
る。

【００４２】ＡＨ＝ＢＨの場合は正しい差（ＤＩＦ）の
選択は、ＡＬ＞ＢＬのときＡＬ−ＢＬ、ＢＬ＞ＡＬのと
きＢＬ−ＡＬである。ＡＨとＢＨの差が１のときのＤＩ
Ｆは次のように得られる。ＡＨ＝ＢＨ＋１であってＢＬ
＞ＡＬのときは差ＢＬ−ＡＬと同じであり低位部分は２
**ＮからＮビット幅である。従ってＤＩＦ＝２**Ｎ−
（ＢＬ−ＡＬ）＝ＡＬ−ＢＬとなる。同様にＢＨ＝ＡＨ
＋１であってＡＬ＞ＢＬのときには同様にＤＩＦ＝２**
Ｎ−（ＡＬ−ＢＬ）＝ＢＬ−ＡＬを得る。

【００４３】動作を述べると、図３，４に示すハードウ
ェアは前記の表に示す条件を行う。図４の比較回路はＡ
ＨとＢＨ，（ＡＨ＋１）とＢＨおよび（ＢＨ＋１）とＡ
Ｈを比較する。この表の条件の一つすなわち、ＡＨ＝Ｂ
Ｈ，ＢＨ＝ＡＨ＋１，またはＡＨ＝ＢＨ＋１を示す一つ
の信号が比較回路６６から出る。回路６６に出力がない
ことは数ＡとＢの一方が他方より著しく大きく２進小数
点をシフトした後の小さい方の数の加算が大きい方の値
に何の効果もないことを示す。この場合にはセレクト高
回路６７は加算または減算の答えとして大きい方の浮動
小数点数を選択する。

【００４４】セレクタ６８，７０，７２およびマルチプ
レクサ７４は２×２ＡＮＤ−ＯＲゲートで構成される。
これらセレクタおよびマルチプレクサの機能はＡＮＤ−
ＯＲゲートの他の組合せおよびサイズを用いても実現し
うる。セレクタ６８はＡＨ＝ＢＨであって加算器６０の
桁上げが１、すなわちＡＬ＞ＢＬ、のときＡＬ−ＢＬを
選択する。またセレクタ６８はＡＨ＝ＢＨ＋１であって
加算器６０の桁上げが０、すなわちＢＬ＞ＡＬのときＡ
Ｌ−ＢＬを選択する。セレクタ７０はＡＨ＝ＢＨであっ
て加算器６０から桁上げが０、すなわちＢＬ＞ＡＬのと
き、ＢＬ−ＡＬを選択し、ＢＨ＝ＡＨ＋１であって桁上
げが１、すなわちＡＬ＞ＢＬのときＢＬ−ＡＬを選択す
る。

【００４５】マルチプレクサ７４はセレクタ６８または
７０からの信号に応じて加算器６０または６２により決
定される適正な差（ＡＬ−ＢＬ）または（ＢＬ−ＡＬ）
をゲートする。加算器６０と６２の出力はマルチプレク
サ７４の入力である。マルチプレクサ７４はセレクタ６
８からの信号があるとき量ＡＬ−ＢＬを選択し、セレク
タ７０の出力により量ＢＬ−ＡＬを選択する。マルチプ
レクサ７４の出力は浮動小数点数における２進小数点の
適正なシフト位置数を示す適正な指数差を示す。マルチ
プレクサ７４の出力がないときには大きい方の浮動小数
点数が適正な和である。出力がないことは指数の差が浮
動小数点数の小数部に与えられるビット数より大きく且
つシフトがその小数部のビット数より大きいことを示
す。

【００４６】セレクタ７２は右にシフトされる浮動小数
点数ＡまたはＢの小数部を選択する。小さい方の数の小
数部が選ばれる。ＡＨ＝ＢＨであって桁上信号６４が０
のとき、数Ａの小数部が選択される。ＢＨ＝ＡＨ＋１で
あって桁上信号６４が１のときもＡが選ばれる。その他
の場合はＢが選ばれる。

【００４７】

【発明の効果】本発明によれば２個の浮動小数点数の加
算または減算に必要な、２つの指数間の差を決定するプ
ロセスの速度が上昇する。加算器のビットにわたる桁上
げの伝ぱんは加算動作を低速とする主たる原因である。
また、加算器のビット幅が小さい程、桁上げが多数のビ
ットにまたがらないためその動作速度は高くなるので、
本発明は夫々の浮動小数点数の指数部を２つの部分に分
け、差の決定にビット幅の狭い加算器を用いる。これに
より加算器にまたがり伝ぱんする桁上げ回数が制限さ
れ、２つの指数の差の決定にその幅と同じ幅の加算器を
用いる従来のものと比較して差の決定のための時間が短
縮される。

【図面の簡単な説明】

【図１】本発明に用いる浮動小数点演算回路のブロック
図。

【図２】従来の２個の指数の差の決定に用いられる装置
を示す図。

【図３】本発明による２個の指数の差の決定に用いられ
る装置を示す図。

【図４】図３の装置の部分である比較回路の一実施例を
示す図。

【符号の説明】

１０浮動小数点演算回路１１制御ロジック回路１２記憶データバス１４浮動小数点レジスタ１５マルチプレクサ２０指数加算器２４マルチプルセレクタ２６プリアライナ回路３０桁上げ伝ぱん加算器３４正規化−繰上げ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者スコット、アラン、ヒルカーアメリカ合衆国ミネソタ州、ロチェスター、トゥエンティーシックスス、アベニュ、エヌ、ダブリュ、5500エー

Claims

【特許請求の範囲】

【請求項１】第１の数Ａに関連した第１指数部分と第２
の数Ｂに関連した第２指数部分の差を決定するための方
法であって、これら第１および第２の数は選ばれた浮動
点フォーマットにおいて両者の小数部に与えられる選ば
れた数のビットと、両者の指数部分に与えられた選ばれ
た数のビットを有しており、上記の差が上記第１または
第２数の小数部分におけるシフト量を決定して両数の加
算を可能にするために用いる下記段階を含む方法：第１数Ａの指数部を高位部分ＡＨと低位部分ＡＬに分け
る段階；第２数Ｂの指数部を高位部分ＢＨと低位部分ＢＬに分け
る段階；第１指数部の低位部分ＡＬと第２指数の低位部分ＢＬの
差を決定する段階；第１指数部の高位部分ＡＨと第２指数部の高位部分ＢＨ
の差を決定する段階；第１数Ａと第２数Ｂの指数部の低位部分の差の一方を第
１指数部の高位部分と第２指数部の高位部分の差に応じて数ＡまたはＢの小数
部における２進小数点のシフト位置数として選択する段
階。
【請求項２】第１数Ａに関連する第１指数部と第２数Ｂ
に関連する第２指数部の差を決定するための方法であっ
て、上記両数は選ばれた浮動小数点フォーマットにおい
てそれらの小数部に与えられる選ばれた数のビットおよ
びそれらの指数部に与えられる選ばれた数のビットを有
しており、第１数Ａと第２数Ｂの浮動小数点加算または
減算を行うために小さい指数部を有する数の小数部を右
にシフトするために用いられる、下記段階を含む方法：第１数Ａの指数部の高位部分ＡＨと低位部分ＡＬに分け
る段階；第２数Ｂの指数部を高位部分ＢＨと低位部分ＢＬに分け
る段階；差（ＡＬ−ＢＬ）を決定する段階；差（ＢＬ−ＡＬ）を決定する段階；差（ＡＨ−ＢＨ）および（ＢＨ−ＡＨ）を決定する段
階；差（ＡＨ−ＢＨ）および（ＢＨ−ＡＨ）およびＡＬ＞Ｂ
ＬまたはＢＬ＞ＡＬに応じて数ＡとＢの一方の小数部分
をシフトする位置数として差（ＡＬ−ＢＬ）または（Ｂ
Ｌ−ＡＬ）を選択する段階。
【請求項３】前記第１および第２数Ａ，Ｂの指数部の分
割段階は前記低位部分ＡＬとＢＬに与えられるビットを
同数とすることを特徴とする請求項２の方法。
【請求項４】前記第１および第２数Ａ，Ｂの指数部の分
割段階は、夫々の指数の低位部分で表わされる最大数が
第１数Ａまたは第２数Ｂの小数部に与えられるビット数
より大かあるいは等しくなるように各指数部の低位部分
についてのビット数を決定する段階を含むことを特徴と
する、請求項３の方法。
【請求項５】前記第１および第２数Ａ，Ｂの指数部の分
割段階は第１数Ａまたは第２数Ｂの小数部に与えられる
ビット数にもとづく各指数部の低位部分についてのビッ
ト数を決定する段階を含み、上記各指数部の低位部分の
ビット数はＬＯＧ２［（浮動小数点数の小数部に与えら
れるビット数）］より大きいかまたはそれに等しい１桁
上の整数に等しくなった、ことを特徴とする請求項３の
方法。
【請求項６】前記差（ＡＬ−ＢＬ）は、ＡＨ＝ＢＨであ
ってＡＬ＞ＢＬであるとき前記選択段階において指数の
差として選ばれることを特徴とする請求項２の方法。
【請求項７】前記差（ＢＬ−ＡＬ）は、ＡＨ＝ＢＨであ
ってＢＬ＞ＡＬのとき前記選択段階において指数の差と
して選択されることを特徴とする請求項２の方法。
【請求項８】前記差（ＡＬ−ＢＬ）はＡＨ−ＢＨ＝１で
あってＢＬ＞ＡＬであるとき前記選択段階において指数
の差として選ばれることを特徴とする請求項２の方法。
【請求項９】前記差（ＢＬ−ＡＬ）はＢＨ−ＡＨ＝１で
ありＡＬ＞ＢＬのときに前記選択段階において指数の差
として選択されることを特徴とする請求項２の方法。
【請求項１０】ＡＨ−ＢＨ＝１であってＡＬ＞ＢＬのと
きＡとＢの加算または減算の結果としてＡを選択する段
階を更に含む請求項２の方法。
【請求項１１】ＢＨ−ＡＨ＝１であってＡＬ＜ＢＬのと
きＡとＢの加算または減算の結果としてＢを選択する段
階を更に含む請求項２の方法。
【請求項１２】ＡＨ−ＢＨの結果が０または１でないと
きＡとＢの加算または減算の結果としてＡとＢの内の大
きい方を選択する段階を更に含む請求項２の方法。
【請求項１３】ＢＨ−ＡＨの結果が０または１でないと
きＡとＢの加算または減算の結果としてＡとＢの内の大
きい方を選択する段階を更に含む請求項２の方法。
【請求項１４】第１数Ａに関連する第１指数部と第２数
Ｂに関連する第２指数部の差を決定するための装置であ
って、これら第１および第２数は選ばれた浮動小数点フ
ォーマットにおいてそれらの小数部に与えられた選ばれ
た数のビットとそれらの指数部に与えられた選ばれた数
のビットを有しており、上記差は上記第１および第２数
の加算または減算のためのそれらの一方の小数部におけ
るシフト量を決定するために用いられる、下記要件を含
む装置：第１数Ａの指数部を高位部分ＡＨと低位部分ＡＬに分け
る手段；第２数Ｂの指数部を高位部分ＢＨと低位部分ＢＬに分け
る手段；第１数の第１指数部の低位部分ＡＬと第２指数部の低位
部分ＢＬの差を決定する手段；第１指数部の高位部分ＡＨと第２指数部の高位部分ＢＨ
の差を決定する段階；上記高位部分の差と、第１指数部の低位部分が２指数部
の低位部分より大きいかどうかまたは第２指数部の低位
部分が第１指数の低位部分より大きいかどうかに応じて
ＡまたはＢの小数部をシフトする位置数として第１およ
び第２数Ａ，Ｂの指数部の低位部分の差の一方を選択す
る手段。
【請求項１５】前記第１指数部と第２指数部の低位部分
ＡＬ，ＢＬの差を決定する手段は下記要件を含むごとく
なった請求項１４の装置：差ＡＬ−ＢＬを決定する第１
加算器；差ＢＬ−ＡＬを決定する第２加算器。
【請求項１６】前記第１および第２加算器は数ＡとＢの
指数部の低位部分におけるビット数に等しい幅を有する
ことを特徴とする請求項１５の装置。
【請求項１７】前記ＡＨとＢＨの差を決定する手段は下
記要件をさらに含む請求項１４の装置：差ＡＨ−ＢＨ
を決定するための第３加算器；ＢＨがＡＨより大である
かどうかを決定する手段。
【請求項１８】前記ＡＨとＢＨの差を決定する手段は下
記要件をさらに含む請求項１４の装置：差ＡＨ−ＢＨ
を決定する第３加算器；差ＢＨ−ＡＨを決定するための
第４加算器。
【請求項１９】第１指数の高位部分と第２指数の高位部
分の差が２以上であるとき第１および第２数Ａ，Ｂの内
の大きい方を選択する手段を更に含む請求項１４の装
置。
【請求項２０】前記ＡＨとＢＨの差を決定する手段は比
較器であり、この比較器は下記要件を含む請求項１４の
装置：第１インクレメンタ出力としてＡＨ＋１を発生す
るためにＡＨに１を加算する第１インクレメンタ；第２
インクレメンタ出力としてＢＨ＋１を発生するためにＢ
Ｈに１を加算する第２インクレメンタ；ＢＨに対してＡ
Ｈを比較してＡＨ＝ＢＨのとき出力を発生する第１比較
器；ＢＨに対して上記第１インクレメンタの出力を比較
してＡＨ＋１＝ＢＨのとき出力を発生する第２比較器；
ＡＨに対して上記第２インクレメンタの出力を比較して
ＢＨ＋１＝ＡＨのとき出力を発生する第３比較器。
【請求項２１】ＡＨまたはＢＨの大きい方を選択するた
めの第４比較器を更に含む請求項２０の装置。
【請求項２２】小数部分と指数部分を有する浮動小数点
の小数部分における２進小数点をシフトするシフト位置
数を決定するための、下記段階を含む方法：第１数の指
数部を第１低位部分と第１高位部分に分ける段階；第２
数の指数部を第２低位部分と第２高位部分に分ける段
階；上記第１および第２低位部分の差と、上記第１およ
び第２高位部分の差と第１および第２数の指数の低位部
分の内どちらが大きいかとに応じて第１または第２数の
一方の小数部における２進小数点をシフトするスペース
数を決定する段階。
【請求項２３】第１浮動小数点数の指数を高位部分と低
位部分に分ける段階および第２浮動小数点数の指数を高
位部分と低位部分に分ける段階は上記両低位部分を同ビ
ット数とするものである請求項２２の方法。
【請求項２４】第１浮動小数点数の指数を高位部分と低
位部分に分ける段階および第２浮動小数点数の指数を高
位部分と低位部分に分ける段階は下式を用いて夫々の数
の低位部分に与えられるビット数を決定する段階を含む
請求項２３の方法：Ｌ＝ＬＯＧ２［（浮動小数点数の小
数部に与えられるビット数）］