JPS584441A - デ−タ処理システム - Google Patents
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- JPS584441A JPS584441A JP57068554A JP6855482A JPS584441A JP S584441 A JPS584441 A JP S584441A JP 57068554 A JP57068554 A JP 57068554A JP 6855482 A JP6855482 A JP 6855482A JP S584441 A JPS584441 A JP S584441A
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- G06F2207/3896—Bit slicing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は概して固定および浮動小数点演算装置を用いる
データ処理システムに関し、さらに詳細には浮動小数点
計算を「丸める」ため、その計算におけるオーバーフロ
ーおよびアンダーフローを処理するため、さらに乗除算
に用いられる独自の演算語拡張論理を与えるための独自
の技術に関する。
データ処理システムに関し、さらに詳細には浮動小数点
計算を「丸める」ため、その計算におけるオーバーフロ
ーおよびアンダーフローを処理するため、さらに乗除算
に用いられる独自の演算語拡張論理を与えるための独自
の技術に関する。
データ処理システムにおいて、非蟹数の数の表示は表記
法にラディクス・ポイントの導入を必要とする。例えば
、データ処理システムは「固定小数点表記」を採用する
ことができ、この表記法では、ラデイクス・ポイントが
最下位ビットのすぐ右に置かれるか、最初の情報ビット
の前の符号ビットのすぐ右に置かれる〇 その他に「浮動点表記」を選ぶことができ、そこでは、
数は符号、指数、および仮数により表わされる。そのよ
うな技術は多くの文献に記載されており、１例として１
９７６年にニューヨークのＣａｘｔｏｎ Ｃ０Ｆ’ｏｓ
ｔｅｒ Ｖａｎ Ｎｏ５ｔｒａｎｄ Ｒｅｌｎｈｏｌｄ
社により発行された「コンピュータ・アーキテクチャ」
の１６ページ以下があげられる。
法にラディクス・ポイントの導入を必要とする。例えば
、データ処理システムは「固定小数点表記」を採用する
ことができ、この表記法では、ラデイクス・ポイントが
最下位ビットのすぐ右に置かれるか、最初の情報ビット
の前の符号ビットのすぐ右に置かれる〇 その他に「浮動点表記」を選ぶことができ、そこでは、
数は符号、指数、および仮数により表わされる。そのよ
うな技術は多くの文献に記載されており、１例として１
９７６年にニューヨークのＣａｘｔｏｎ Ｃ０Ｆ’ｏｓ
ｔｅｒ Ｖａｎ Ｎｏ５ｔｒａｎｄ Ｒｅｌｎｈｏｌｄ
社により発行された「コンピュータ・アーキテクチャ」
の１６ページ以下があげられる。
仮数についての計算は含まれる仮数ワードのビット・グ
ループ（または「ビット・スライス」）に対する演算に
より行なうことかでき、各ビット・スライスに対する計
算は、その計算がワード全体について完了するまで隣接
するビット・スライスに加えられるべき「けた上げ」ビ
ットを発生する。例えば、６２ビツトを有する仮数ワー
ド全体ハソのような計算において８個の４ビツト・スラ
イス論理装置を使用できる。
ループ（または「ビット・スライス」）に対する演算に
より行なうことかでき、各ビット・スライスに対する計
算は、その計算がワード全体について完了するまで隣接
するビット・スライスに加えられるべき「けた上げ」ビ
ットを発生する。例えば、６２ビツトを有する仮数ワー
ド全体ハソのような計算において８個の４ビツト・スラ
イス論理装置を使用できる。
そのようなビット・スライスが生じた後でのみ各ビット
・スライスがその「けた上げ」ビットを発生することが
許され、次にそのけた上げビットが次のビット・スライ
スに加えられるとぎは、全体的な計算時間は要求される
ものより相当長くなる。
・スライスがその「けた上げ」ビットを発生することが
許され、次にそのけた上げビットが次のビット・スライ
スに加えられるとぎは、全体的な計算時間は要求される
ものより相当長くなる。
全体的な計算時間を微少させるため、けた上げビットを
時間に先立って計算する技術、すなわち種々のけた上げ
ビットがスライス計算動作とＩ行しかつ同時に計算され
るいわける「ルック・アヘツＦ” （ｌｏｏｋ ａｈｅ
ａｄ）Ｊけた上げビット技術が考えられた。そのような
技術は長年にわたり用いられており、当業者には周知で
ある。
時間に先立って計算する技術、すなわち種々のけた上げ
ビットがスライス計算動作とＩ行しかつ同時に計算され
るいわける「ルック・アヘツＦ” （ｌｏｏｋ ａｈｅ
ａｄ）Ｊけた上げビット技術が考えられた。そのような
技術は長年にわたり用いられており、当業者には周知で
ある。
計算全体が完了した後、「丸め」ビットが計算されて最
後のピッ゛ト・スライスに加えられる。丸めビットはし
ばしば「ガート９」 ビットと呼ばれる複数のビットに
より決定され、ガード・ビットは丸めビットを発生する
ように適切に復号されねばならない特定のコードを形成
する。丸めビットは通常計算全体に続いて計算され、次
いで過当なげた上げビット位置における丸められていな
い浮動小数点結果の最下位ビットに加えられる。すなわ
ち、効果的な多重操作と考えることのできる操作であり
、丸めビットは丸めサイクル間に関連のけた上げビット
の代りに挿入される。例えは、６２ビツト・ワードを使
５とすると、丸められていない浮動小数点結果は６２ビ
ツトから成り、次に２４ビツトを有する最終結果に丸め
られる。この場合、偏りのはい丸めアルゴリズムが最下
位８ビツトを用いて最終の２４ビツトの結果をいかに丸
めるかを決定する。しかし、有効な多重技術により最終
の浮動小数点計算結果に丸めビットを押入することは仮
数計算に要する計算の全てに余分な時間を付は加える。
後のピッ゛ト・スライスに加えられる。丸めビットはし
ばしば「ガート９」 ビットと呼ばれる複数のビットに
より決定され、ガード・ビットは丸めビットを発生する
ように適切に復号されねばならない特定のコードを形成
する。丸めビットは通常計算全体に続いて計算され、次
いで過当なげた上げビット位置における丸められていな
い浮動小数点結果の最下位ビットに加えられる。すなわ
ち、効果的な多重操作と考えることのできる操作であり
、丸めビットは丸めサイクル間に関連のけた上げビット
の代りに挿入される。例えは、６２ビツト・ワードを使
５とすると、丸められていない浮動小数点結果は６２ビ
ツトから成り、次に２４ビツトを有する最終結果に丸め
られる。この場合、偏りのはい丸めアルゴリズムが最下
位８ビツトを用いて最終の２４ビツトの結果をいかに丸
めるかを決定する。しかし、有効な多重技術により最終
の浮動小数点計算結果に丸めビットを押入することは仮
数計算に要する計算の全てに余分な時間を付は加える。
この時間を節約する技術を考案することが望まれる。
さらに、浮動小数点結果の指数部の計算において、この
計算が特定の指数値範囲に入る値（すなわち、特定の数
のビットを有する値）を生成しないときは、「オーバー
フロー」マたは「アンダーフロー」状態が生じる。その
ような状態のいずれかが発生すると、そのような状態を
処理する適当なサブルーチンが呼び出されうるようにシ
ステムはそう指示を与えねばなら丁、また浮動小数点の
状態はシステム全体に適切に伝達されねばならない０演
算全体の時間を節約するため、指数のオーバーフローお
よびアンダーフロー状態の検出と伝達を加速することが
望ましい。
計算が特定の指数値範囲に入る値（すなわち、特定の数
のビットを有する値）を生成しないときは、「オーバー
フロー」マたは「アンダーフロー」状態が生じる。その
ような状態のいずれかが発生すると、そのような状態を
処理する適当なサブルーチンが呼び出されうるようにシ
ステムはそう指示を与えねばなら丁、また浮動小数点の
状態はシステム全体に適切に伝達されねばならない０演
算全体の時間を節約するため、指数のオーバーフローお
よびアンダーフロー状態の検出と伝達を加速することが
望ましい。
さらに、乗算または除算においては、そのような演算に
用いられる従来のアルゴリズムはあるオペランドが拡張
されること、すなわち追加ビットがオペランド９・ワー
ド９に加えられることを要求する。例えば、特定の乗算
アルゴリズムでは、そのようなオペランドは２ビツト拡
張されねばならず、一方、特定の除算アルゴリズムでは
、そのようなオペランド８は１１ビツト拡張されねばな
らない。余分なビット・スライス論理装置の使用を要求
する拡張技術は演算装置または浮動小数点装置のノ・−
ト９ウェアの複雑さを増大させる。このようなノ蔦−ト
ゞウェアの複雑さを避けるため、上記の目的のためのも
つと取扱いの容易な拡張技術を考え出すことが望ましい
。
用いられる従来のアルゴリズムはあるオペランドが拡張
されること、すなわち追加ビットがオペランド９・ワー
ド９に加えられることを要求する。例えば、特定の乗算
アルゴリズムでは、そのようなオペランドは２ビツト拡
張されねばならず、一方、特定の除算アルゴリズムでは
、そのようなオペランド８は１１ビツト拡張されねばな
らない。余分なビット・スライス論理装置の使用を要求
する拡張技術は演算装置または浮動小数点装置のノ・−
ト９ウェアの複雑さを増大させる。このようなノ蔦−ト
ゞウェアの複雑さを避けるため、上記の目的のためのも
つと取扱いの容易な拡張技術を考え出すことが望ましい
。
仮数計算の丸め。を得るため、本発明に従って従来の「
ルック・アヘッド゛」けだ上げ技術に対する新規な修正
が用いられており、本発明では、現存の「ルック・アヘ
ツ）ｊＪ段階（すなわち、丸められていない浮動小数点
結果の最下位のビット・スライスに加えられるべきけた
上げビットを生成するため通常用いられる段）の一部が
丸めビットの他のけた上げビットと並行して、丸められ
ていない浮動小数点結果の最下位ビットにけた上げビッ
トとして加えられる。
ルック・アヘッド゛」けだ上げ技術に対する新規な修正
が用いられており、本発明では、現存の「ルック・アヘ
ツ）ｊＪ段階（すなわち、丸められていない浮動小数点
結果の最下位のビット・スライスに加えられるべきけた
上げビットを生成するため通常用いられる段）の一部が
丸めビットの他のけた上げビットと並行して、丸められ
ていない浮動小数点結果の最下位ビットにけた上げビッ
トとして加えられる。
さらに、指数計算の間比較的速（オーバーフロおよびア
ンダーフローを検出するため、指数値の完全な加算を行
なってその後でオーバーフローおよびアンダーロー状態
を検出する代りに、本発明によるシステムは、最終の指
数計算と並行して作用しかつ最終の指数計算にオーバー
フローまたはアンダーフロー状態が存在するか否かを実
際に予測スるオーバーフロー／アンダーフロー論理を用
いる。好適な実施例では、そのような論理は、オーバー
フローまたはアンダーフロー状態が存在するという指示
をシステムに与える信号を発生するための関連の論理と
ともに特別な加算段を１つ使用する。
ンダーフローを検出するため、指数値の完全な加算を行
なってその後でオーバーフローおよびアンダーロー状態
を検出する代りに、本発明によるシステムは、最終の指
数計算と並行して作用しかつ最終の指数計算にオーバー
フローまたはアンダーフロー状態が存在するか否かを実
際に予測スるオーバーフロー／アンダーフロー論理を用
いる。好適な実施例では、そのような論理は、オーバー
フローまたはアンダーフロー状態が存在するという指示
をシステムに与える信号を発生するための関連の論理と
ともに特別な加算段を１つ使用する。
さらに、本発明は、あまり複雑でないプログラム可能ア
レー論理および乗除算の間オペランドの拡張のための簡
単な技術を与えるための加算段を用いた単純化された演
算装置拡張論理を使用する。
レー論理および乗除算の間オペランドの拡張のための簡
単な技術を与えるための加算段を用いた単純化された演
算装置拡張論理を使用する。
本発明は硲付の図面を参照しながらさらに詳細に記述さ
れる。
れる。
ここに開示されている発明はＲａ５ａｌａ等により１９
８０年４月２５日に出願された米国特許出願第１４３．
５６１号に開示され、かつここで参照されるような特定
のデータ処理システムと関連して最もよ（説明できる。
８０年４月２５日に出願された米国特許出願第１４３．
５６１号に開示され、かつここで参照されるような特定
のデータ処理システムと関連して最もよ（説明できる。
そこで用いられている演算論理装置（ＡＬＵ）の概略的
なブロック図は上記出願の第１５４図に示されるが、本
願ではｇｇ１図として示される０本発明を理解するため
に必要な詳細な論理図は第２乃至第５図、第７８よび第
８図トのマイクロゾロセサ・スライス論理装置１０Ａ−
１０Ｈにより示すように計算は４ビツトのスライスにお
いて行なわれる。したがって、スライス装置は次に示す
ような４ビツト・スライスとして形成される丸められて
いない浮動小数点結果を生成する。
なブロック図は上記出願の第１５４図に示されるが、本
願ではｇｇ１図として示される０本発明を理解するため
に必要な詳細な論理図は第２乃至第５図、第７８よび第
８図トのマイクロゾロセサ・スライス論理装置１０Ａ−
１０Ｈにより示すように計算は４ビツトのスライスにお
いて行なわれる。したがって、スライス装置は次に示す
ような４ビツト・スライスとして形成される丸められて
いない浮動小数点結果を生成する。
上図から分るように、６２ビツトの計算されたワードに
おいて、上位の６個の４ビツト・スライスを形成する２
４ビツト（ビット０−２５）は丸められていない浮動小
数点結果を生成し、下位の２個の４ビツト・グループを
形成する８ビツト（ビット２４−４１）は「丸め」ビッ
トを決定するために用いられ、「ガート月ビットと呼ば
れるビットを表わす。各々の場合において、各４ビツト
・スライスは次の隣接する４ビツト・スライスに供給さ
れるけた上げ（ＣＲＹ）ビットな実際に発生スる。例え
ば、ビット・スライス０−３は４ビツト・スライス４−
７からけた上げビットＧＲＹ４を供給され、ビット・ス
ライス４−７は４ビツト・スライス８−１１からｃＲＶ
ａｖ供給されるという具合である。ＧＲＹ３１ビットは
マイクロコーｒから供給され、ＣＲＹＱビットは最終の
浮動小数点結果全体に対するけた上げビットである。計
算時間を節約するためけた上げビットは４ビツトのマる
４ビツトの計算と平行して実際に発生され、並行したけ
た上げビット計算は第６図に示すルック・アヘッド９け
た上げ発生装置１１Ａ、ＩＩＢおよび１１Ｃにおいて行
なわれる。したがって、そのような演算動作サイクルの
間に、４ビツト加算およびけた上げビット発生の両方を
含む計算全体が丸められていない６２ビツトの結果を形
成するためほぼ同時に遂行される。
おいて、上位の６個の４ビツト・スライスを形成する２
４ビツト（ビット０−２５）は丸められていない浮動小
数点結果を生成し、下位の２個の４ビツト・グループを
形成する８ビツト（ビット２４−４１）は「丸め」ビッ
トを決定するために用いられ、「ガート月ビットと呼ば
れるビットを表わす。各々の場合において、各４ビツト
・スライスは次の隣接する４ビツト・スライスに供給さ
れるけた上げ（ＣＲＹ）ビットな実際に発生スる。例え
ば、ビット・スライス０−３は４ビツト・スライス４−
７からけた上げビットＧＲＹ４を供給され、ビット・ス
ライス４−７は４ビツト・スライス８−１１からｃＲＶ
ａｖ供給されるという具合である。ＧＲＹ３１ビットは
マイクロコーｒから供給され、ＣＲＹＱビットは最終の
浮動小数点結果全体に対するけた上げビットである。計
算時間を節約するためけた上げビットは４ビツトのマる
４ビツトの計算と平行して実際に発生され、並行したけ
た上げビット計算は第６図に示すルック・アヘッド９け
た上げ発生装置１１Ａ、ＩＩＢおよび１１Ｃにおいて行
なわれる。したがって、そのような演算動作サイクルの
間に、４ビツト加算およびけた上げビット発生の両方を
含む計算全体が丸められていない６２ビツトの結果を形
成するためほぼ同時に遂行される。
従来の浮動小数点計算技術では、演算が児ｒした後で、
ガード・ビットを適当にデコードシて丸めビットを発生
してこの丸めビットをビット２６に加える（実質的にＣ
ＲＹ２４ビットとして）ことにより、浮動小数点計算の
次のサイクル（丸めサイクル）において丸めビットが加
えられる。上記の丸めビットをビット２３に加えるプロ
セスは例えば効果的な多重技術を用いることにより達成
できる・多重操作を行なうにはある時間が必要とされ、
そのような時間は全ての演算に対するデータ処理時間全
体を増大させる。以下に述べるように本発明に従って丸
めビットの生成および挿入に要する時間を減少させるこ
とによりそのような増大された処理時間を回避すること
が望ましい。
ガード・ビットを適当にデコードシて丸めビットを発生
してこの丸めビットをビット２６に加える（実質的にＣ
ＲＹ２４ビットとして）ことにより、浮動小数点計算の
次のサイクル（丸めサイクル）において丸めビットが加
えられる。上記の丸めビットをビット２３に加えるプロ
セスは例えば効果的な多重技術を用いることにより達成
できる・多重操作を行なうにはある時間が必要とされ、
そのような時間は全ての演算に対するデータ処理時間全
体を増大させる。以下に述べるように本発明に従って丸
めビットの生成および挿入に要する時間を減少させるこ
とによりそのような増大された処理時間を回避すること
が望ましい。
本発明の論理回路は他のけた上げビットの発生と挿入と
並行して丸めビットを発生しかつこの丸めビットを加え
る（実質的なＣＲＹ２４ビットとして）ためルック・ア
ヘッド発生段１１Ａ％よび関連の回路１２．１６．１４
から成る付加的な部分を用いる。したがって、ＲＮＤＢ
ビットを発生するためガート９・ビット（Ｄ２４−３１
）が第４図に示すように適当なゲート論理１６に供給さ
れる。
並行して丸めビットを発生しかつこの丸めビットを加え
る（実質的なＣＲＹ２４ビットとして）ためルック・ア
ヘッド発生段１１Ａ％よび関連の回路１２．１６．１４
から成る付加的な部分を用いる。したがって、ＲＮＤＢ
ビットを発生するためガート９・ビット（Ｄ２４−３１
）が第４図に示すように適当なゲート論理１６に供給さ
れる。
このビットは第４図に示すように、次にＲＯＵＮＤビッ
トを発生する丸め付勢論理１２および１４で使用され、
Ｉ（ＯＵＮＤビットはＣＲＹ２４ルック・アヘッド１発
生器１１Ａに供給され、そこから演算の最終段として（
２４ビツトの）浮動小数点結果の最下位の４ビツト（ビ
ット２Ｏ−２５）を発生する特定の４ビツト・スライス
装置１０Ｇに供給される。したがって、浮動小数点結果
の丸め処理は従来技術を用いるとき必要とされるように
ＣＲＹ２４への丸めビットの有効な多重処理のため要ス
ル時間間隔を付加することなく達成される。
トを発生する丸め付勢論理１２および１４で使用され、
Ｉ（ＯＵＮＤビットはＣＲＹ２４ルック・アヘッド１発
生器１１Ａに供給され、そこから演算の最終段として（
２４ビツトの）浮動小数点結果の最下位の４ビツト（ビ
ット２Ｏ−２５）を発生する特定の４ビツト・スライス
装置１０Ｇに供給される。したがって、浮動小数点結果
の丸め処理は従来技術を用いるとき必要とされるように
ＣＲＹ２４への丸めビットの有効な多重処理のため要ス
ル時間間隔を付加することなく達成される。
浮動小数点演算における指数値の計算の間にオーバーフ
ローおよびアンダーフローを検出スルタめ本発明に従っ
て用いられる技術は便宜上７ビツトの指数の発生に関し
て詳述される。計算された指数値の発生は特定のレジス
タに記憶された指数値を表わす第１の指数値＜ ＡＥＸ
Ｐ ） と、例えば外部ソースから得られる指数値／
！′表わす第２の指数値（Ｌ）ＥＸＰ ）を含む。ＡＥ
ＸＰおよびＤＥＸＰはそれぞれ７ビツトにより規定され
、それらの加算は所望の指数結果（ＢＥＸＰ）を発生し
、これは他の指定されたレジスタに記憶されることがで
きる。上記の演算は次の関係に従って表わすことができ
ル。
ローおよびアンダーフローを検出スルタめ本発明に従っ
て用いられる技術は便宜上７ビツトの指数の発生に関し
て詳述される。計算された指数値の発生は特定のレジス
タに記憶された指数値を表わす第１の指数値＜ ＡＥＸ
Ｐ ） と、例えば外部ソースから得られる指数値／
！′表わす第２の指数値（Ｌ）ＥＸＰ ）を含む。ＡＥ
ＸＰおよびＤＥＸＰはそれぞれ７ビツトにより規定され
、それらの加算は所望の指数結果（ＢＥＸＰ）を発生し
、これは他の指定されたレジスタに記憶されることがで
きる。上記の演算は次の関係に従って表わすことができ
ル。
ＡＥＸＰ ＋ ＤＥＸＰ −＋ ＢＥＸＰ元の指数がそ
れぞれ７ビツトの値で表わされ、かつ演算が上に示すよ
うに行なわれるとぎは、有効な結果もまた７ビツトで表
わされるに違いない。
れぞれ７ビツトの値で表わされ、かつ演算が上に示すよ
うに行なわれるとぎは、有効な結果もまた７ビツトで表
わされるに違いない。
この結果が７ビツトより多（表わされるときは、オーバ
ーフローまたはアンダーフロー状態が存在する０さらに
詳細には、７ビツトの指数はオーバーフローまたはアン
ダーフローの間、８ビツトより多くを喪する値を決して
発生しなし・。そのような特性は第７図の助けにより理
解できる。そこでは７ビツトの指数は−６４から＋６６
の範囲内の１２８個の値を規定し、一方、８ビツトの指
数（ま−１２８から＋１２７の範囲内の２５６個の値を
規定する。＋６４から＋１２７までの値と−６５から−
１２８までの値はオーツく−フローまた＆家アンダーフ
ロー状態を表わすものと規定さレル（コれらの１０進値
は８ビツトの指数を２の補数表記２進数として解釈する
ことにより得られる）。
ーフローまたはアンダーフロー状態が存在する０さらに
詳細には、７ビツトの指数はオーバーフローまたはアン
ダーフローの間、８ビツトより多くを喪する値を決して
発生しなし・。そのような特性は第７図の助けにより理
解できる。そこでは７ビツトの指数は−６４から＋６６
の範囲内の１２８個の値を規定し、一方、８ビツトの指
数（ま−１２８から＋１２７の範囲内の２５６個の値を
規定する。＋６４から＋１２７までの値と−６５から−
１２８までの値はオーツく−フローまた＆家アンダーフ
ロー状態を表わすものと規定さレル（コれらの１０進値
は８ビツトの指数を２の補数表記２進数として解釈する
ことにより得られる）。
第６図はさらに加減乗除演算に対するオー・８−フロー
／アンダーフローをも示す。したがって、加算または減
８のオーバーフローは＋６４力）ら＋１２７の範囲内で
生じ、一方、加算または減算のアンダーフローは−６４
から−１２７の範囲内で生じる。乗算のオーツ；−フロ
ーは＋６４力）ら十１２６の範囲で生じ、乗算のアンダ
ーフロー状態は−６４から−１２９の範囲で生じる。除
算のオーバーフローは＋６４から＋１２８の範囲内で生
じ、除算のアンダーフローは−６４から−１２７の範囲
内で生じる。２つの特別な状態が指通されるべきである
。乗算アンダーフロー域にお℃・て−１２９が＋１２７
として表わされるとり・う特別な状態が生じ、除算オー
７２−フロー域におし・て＋１２８が−１２８として表
わされるという特別な状態が生じる０ 指数計算は第５図に４ビツト・マイクロプロセサ・スラ
イス論理装置２ＯＡ＃よび２ＯＢにより示スように２つ
の４ビツト・スライスにお（・て実行される。ＡＥＸＰ
はＡレジスタ（ＡＨｋ！、ＧφＡ−３Ａ）からアドレス
され、一方、外部ソースの指数ＤＥＸＰはビットＸＤφ
−ＸＤ７ として、供給される。
／アンダーフローをも示す。したがって、加算または減
８のオーバーフローは＋６４力）ら＋１２７の範囲内で
生じ、一方、加算または減算のアンダーフローは−６４
から−１２７の範囲内で生じる。乗算のオーツ；−フロ
ーは＋６４力）ら十１２６の範囲で生じ、乗算のアンダ
ーフロー状態は−６４から−１２９の範囲で生じる。除
算のオーバーフローは＋６４から＋１２８の範囲内で生
じ、除算のアンダーフローは−６４から−１２７の範囲
内で生じる。２つの特別な状態が指通されるべきである
。乗算アンダーフロー域にお℃・て−１２９が＋１２７
として表わされるとり・う特別な状態が生じ、除算オー
７２−フロー域におし・て＋１２８が−１２８として表
わされるという特別な状態が生じる０ 指数計算は第５図に４ビツト・マイクロプロセサ・スラ
イス論理装置２ＯＡ＃よび２ＯＢにより示スように２つ
の４ビツト・スライスにお（・て実行される。ＡＥＸＰ
はＡレジスタ（ＡＨｋ！、ＧφＡ−３Ａ）からアドレス
され、一方、外部ソースの指数ＤＥＸＰはビットＸＤφ
−ＸＤ７ として、供給される。
この計Ｘの間ビットＥＸＰφ−７はＡＥＸＰ値を保持す
る。ＢＥＸＰが次に計算され、Ｂレジスタ（Ｂ）ＩＥＧ
φＡ−３Ａ）によりアトルスされたレジスタに供給され
る。
る。ＢＥＸＰが次に計算され、Ｂレジスタ（Ｂ）ＩＥＧ
φＡ−３Ａ）によりアトルスされたレジスタに供給され
る。
次にシステムは結果が７ビツトの範囲を外れたときにオ
ーバーフローまたはアンダーフローの指示を与え、その
識別されたオーバーフローまたはアンダーフロー状態を
処理するための適切なサブルーチンを付勢する適切な信
号を与える。使用される従来のアルゴリズムのために、
指数計算の最終サイクルの間Ｉ）ＥＸＰは−８から＋７
までの範囲内に入る値に限定される。したがって、レジ
スタＡＥＸＰ（ＡＲＧによりアト９レスされた）におけ
る値の範囲は第６．図に示す通、りである。それらはオ
ーバーフローまたはアンダー７０・エラー状態がない（
すなわち、例えＤＥＸＰがその−８または＋７の限度に
あっても最終結果はオーバーフローまたはアンダーフロ
ー域に入らない）ことが明らかである−５６から＋５５
までの中間域、＋７２から＋１２７までの上方域、およ
び−７３から−１２８までの下方域を含む。後の２つの
範囲では、最終サイクルにおけるＤＥＸＰの値がどのよ
うなものでも、最終結果はオーバーフローまたはアンダ
ーフロー域に入ることは明らかである。２つの横断域（
＋５６から＋７１）および（−５７から−７２）におい
ては、指数計算の最終サイクルにおける限度内にあるＤ
ＥＸＰの値に応じてオーバーフローまたはアンダーフロ
ー状態が決定されねばならない。
ーバーフローまたはアンダーフローの指示を与え、その
識別されたオーバーフローまたはアンダーフロー状態を
処理するための適切なサブルーチンを付勢する適切な信
号を与える。使用される従来のアルゴリズムのために、
指数計算の最終サイクルの間Ｉ）ＥＸＰは−８から＋７
までの範囲内に入る値に限定される。したがって、レジ
スタＡＥＸＰ（ＡＲＧによりアト９レスされた）におけ
る値の範囲は第６．図に示す通、りである。それらはオ
ーバーフローまたはアンダー７０・エラー状態がない（
すなわち、例えＤＥＸＰがその−８または＋７の限度に
あっても最終結果はオーバーフローまたはアンダーフロ
ー域に入らない）ことが明らかである−５６から＋５５
までの中間域、＋７２から＋１２７までの上方域、およ
び−７３から−１２８までの下方域を含む。後の２つの
範囲では、最終サイクルにおけるＤＥＸＰの値がどのよ
うなものでも、最終結果はオーバーフローまたはアンダ
ーフロー域に入ることは明らかである。２つの横断域（
＋５６から＋７１）および（−５７から−７２）におい
ては、指数計算の最終サイクルにおける限度内にあるＤ
ＥＸＰの値に応じてオーバーフローまたはアンダーフロ
ー状態が決定されねばならない。
第７図の４ビツト加算装置！２１１／こより示すように
、ＮＥＸＰＩ ビット＆！ＡＥＸＰの選択さｔｔたＥＸ
Ｐ１＃よびＥＸＰ５−７ とビットＸＤＩ ｇよびＸ
Ｄ５−７を加算することＫより得られる。ＥＲＲＣＡＳ
Ｅ信号が第７図のプログラム可能アレー論理装置２２を
介してＡＥＸＰビットＥＸＰφ−７から得られる。Ｎ
数計ｊＦのオーバーフロー／アンダーフロー状態は第７
図のプログラム可能アレー論理（Ｐ ＡＬ ）２６から
のＮＳゴおよびＮＳ２ビツトにより規定される。オーバ
ーフロー状態に８いて、プログラム可能アレー論理２６
はＮＳ１信号を付勢し、一方、アンダーフロー状態では
、ＮＳ２ビツトが付勢される。ＰＡＬ２４において、５
ＥＸＰφおよび５ＥＸＰ１ はＡＥＸＰ ビｙ トＥＸ
Ｐφ−７−ｙ、［Ｑｅ算または除算を示す信号丁ロロ石
から得られる。
、ＮＥＸＰＩ ビット＆！ＡＥＸＰの選択さｔｔたＥＸ
Ｐ１＃よびＥＸＰ５−７ とビットＸＤＩ ｇよびＸ
Ｄ５−７を加算することＫより得られる。ＥＲＲＣＡＳ
Ｅ信号が第７図のプログラム可能アレー論理装置２２を
介してＡＥＸＰビットＥＸＰφ−７から得られる。Ｎ
数計ｊＦのオーバーフロー／アンダーフロー状態は第７
図のプログラム可能アレー論理（Ｐ ＡＬ ）２６から
のＮＳゴおよびＮＳ２ビツトにより規定される。オーバ
ーフロー状態に８いて、プログラム可能アレー論理２６
はＮＳ１信号を付勢し、一方、アンダーフロー状態では
、ＮＳ２ビツトが付勢される。ＰＡＬ２４において、５
ＥＸＰφおよび５ＥＸＰ１ はＡＥＸＰ ビｙ トＥＸ
Ｐφ−７−ｙ、［Ｑｅ算または除算を示す信号丁ロロ石
から得られる。
この論理は概してどの範囲に最終的な浮動小数点指数の
結果が存在するかを検出し、さらに詳細には、最終結果
が横断域内のどこにあるかを決定してこれらの横断域内
にオーバーフローまたはアンダーフロー状態が存在する
かどうかを決定する能力を与える。そうするため、選択
されたＡＥＸＰビットおよび選択されたＤＥＸＰビット
の検査が次のチャートに従って上述の論理により行なわ
れ、その説明は第６図と関連して理解され得る。チャー
トおよび以下において記述される特別な場合を除いて、
全ての場合における信号５ＥＸＰφおよび５ＥＸＰ１は
それぞれＥＸＰφおよびＥＸＰｌに等しい。
結果が存在するかを検出し、さらに詳細には、最終結果
が横断域内のどこにあるかを決定してこれらの横断域内
にオーバーフローまたはアンダーフロー状態が存在する
かどうかを決定する能力を与える。そうするため、選択
されたＡＥＸＰビットおよび選択されたＤＥＸＰビット
の検査が次のチャートに従って上述の論理により行なわ
れ、その説明は第６図と関連して理解され得る。チャー
トおよび以下において記述される特別な場合を除いて、
全ての場合における信号５ＥＸＰφおよび５ＥＸＰ１は
それぞれＥＸＰφおよびＥＸＰｌに等しい。
１偽」のとぎ
特別な場合
乗算アンダーフローＥＸＰ＝＋１２７ （実際の値は
−１２９゜ＦＬＡＧ５は真） 除算オーバーフロー ＥＸＰ＝−１２８（実際の値は＋
１２８゜ＦＬＡＧ５は偽） ノトキ５ＰＣＣＡｓＥハ「真」 ＳＰＯＣＡＳＥが「真」のとぎ ５ＥＸＰφ、１値は反
転される５ＥＸＰφ、１←ＥＸＰφ、１ ＳＰＣＣＡＳＥが１偽」のとぎ ５ＥＩＸＰφ、１値は
変らない５ＥＸＰφ、１←ＥＸＰφ１１ 上記のチャートに記述された事例は最終の指数計算績に
オーツ；−フローまたはアンダーフロー状態が存在する
状況を述べている。状態指示ビット５ＥＸＰφ、１．
ＮＥＸＰｌ、 ＸＰｌ オＪ：ヒＥＲＲＣＡＳＥは最後
の計算サイクルの間に用いられて、最終の指数結果ＢＥ
ＸＰにおけるオーバーフローまたはアンダーフロー状態
の有無を実際に予測する。
−１２９゜ＦＬＡＧ５は真） 除算オーバーフロー ＥＸＰ＝−１２８（実際の値は＋
１２８゜ＦＬＡＧ５は偽） ノトキ５ＰＣＣＡｓＥハ「真」 ＳＰＯＣＡＳＥが「真」のとぎ ５ＥＸＰφ、１値は反
転される５ＥＸＰφ、１←ＥＸＰφ、１ ＳＰＣＣＡＳＥが１偽」のとぎ ５ＥＩＸＰφ、１値は
変らない５ＥＸＰφ、１←ＥＸＰφ１１ 上記のチャートに記述された事例は最終の指数計算績に
オーツ；−フローまたはアンダーフロー状態が存在する
状況を述べている。状態指示ビット５ＥＸＰφ、１．
ＮＥＸＰｌ、 ＸＰｌ オＪ：ヒＥＲＲＣＡＳＥは最後
の計算サイクルの間に用いられて、最終の指数結果ＢＥ
ＸＰにおけるオーバーフローまたはアンダーフロー状態
の有無を実際に予測する。
オーバーフローまたはアンダーソロ−状態を処理する所
望のサブルーチンに入るため、そのような状態の１つが
発生したことを示す信号がＰＲＯＭ装置２５からＳＥＴ
ＦＬＴ ＥＲＲ信号としてシステムに与えられる（
第７図）。この信号は第７図に示すように、最初の２つ
のＡＥＸＰ指示ビットの状態（４ビツト・スライス論理
装置２ＯＡからＥＸＰφおよびＥＸＰｌとして直接アク
セス可能）、ＮＥＸＰ１指示ビット（上述のように、選
択されたＥＸＰｌ、５，６および７ビツト、ＸＤＩ、５
．６％よび７ビツトにより決定）、およびＤＥＸＰの２
番目の最上位ビットである指示ビットＸＤＩ により決
定される０オーバーフローまたはアンダーフロー状態を
決定するこれらのビットの状態は上記のチャートに規定
されている。実際には、ＮＳ１ または■「Σのいず
れかが「真」のときＳＥＴ ＦＬＴ Ｋｌ（ｉ（は「真
」である。
望のサブルーチンに入るため、そのような状態の１つが
発生したことを示す信号がＰＲＯＭ装置２５からＳＥＴ
ＦＬＴ ＥＲＲ信号としてシステムに与えられる（
第７図）。この信号は第７図に示すように、最初の２つ
のＡＥＸＰ指示ビットの状態（４ビツト・スライス論理
装置２ＯＡからＥＸＰφおよびＥＸＰｌとして直接アク
セス可能）、ＮＥＸＰ１指示ビット（上述のように、選
択されたＥＸＰｌ、５，６および７ビツト、ＸＤＩ、５
．６％よび７ビツトにより決定）、およびＤＥＸＰの２
番目の最上位ビットである指示ビットＸＤＩ により決
定される０オーバーフローまたはアンダーフロー状態を
決定するこれらのビットの状態は上記のチャートに規定
されている。実際には、ＮＳ１ または■「Σのいず
れかが「真」のときＳＥＴ ＦＬＴ Ｋｌ（ｉ（は「真
」である。
第６図に示すように、加算（ｒＡＤＤＪ ）または減算
＜ ｒｓＵＢＪ ）のオーバーフローおよびアンダーフ
ロー状態は比較的単純であるが、アンダーフロー状態が
−６４から−１２９の範囲にわたり存在する乗算＜ 「
ＭＵＬ、’ｒ」）とオーバーフロー状態が＋６５から＋
１２８の範囲にわたり存在する除算（ｒＤＩＶｊ ）に
対する特別な場合が存在する。この特別な場合とは、乗
算において−１２９は＋１２７として表わされ、除算に
おいて＋１２８は−１２８として表わされる。このよう
な特別な場合は第７図のプログラム可能アレー論理２４
により決定され、そこでは、マイクロコードにより乗算
の間は「真」に、除算の間は「偽」にセットされる信号
ＦＬＡＧ５とともにＡＥｘＰビットＥｘＰφ−７が検査
される。特別な場合の状態（ＭＵＬＴに対し＋１２７お
よびＤＩＶに対し−１２８）が存在するときは５ＰＣＣ
ＡＳＥ信号が発生される（ ５ＰＣＣＡＳＥは「真」）
。そのような状態では、５ＥＸＰφ名よび５ＥＸＰＩの
値は反転されねばならない。すなわち「偽」である限り
、５ＥＸＰφおよび５ＥＸＰ１の値には変化は生じない
。すなわち、５ＥＸＰφ＝ＥＸＰφおよび５ＥＸＰ１＝
ＥｘＰ１ である。
＜ ｒｓＵＢＪ ）のオーバーフローおよびアンダーフ
ロー状態は比較的単純であるが、アンダーフロー状態が
−６４から−１２９の範囲にわたり存在する乗算＜ 「
ＭＵＬ、’ｒ」）とオーバーフロー状態が＋６５から＋
１２８の範囲にわたり存在する除算（ｒＤＩＶｊ ）に
対する特別な場合が存在する。この特別な場合とは、乗
算において−１２９は＋１２７として表わされ、除算に
おいて＋１２８は−１２８として表わされる。このよう
な特別な場合は第７図のプログラム可能アレー論理２４
により決定され、そこでは、マイクロコードにより乗算
の間は「真」に、除算の間は「偽」にセットされる信号
ＦＬＡＧ５とともにＡＥｘＰビットＥｘＰφ−７が検査
される。特別な場合の状態（ＭＵＬＴに対し＋１２７お
よびＤＩＶに対し−１２８）が存在するときは５ＰＣＣ
ＡＳＥ信号が発生される（ ５ＰＣＣＡＳＥは「真」）
。そのような状態では、５ＥＸＰφ名よび５ＥＸＰＩの
値は反転されねばならない。すなわち「偽」である限り
、５ＥＸＰφおよび５ＥＸＰ１の値には変化は生じない
。すなわち、５ＥＸＰφ＝ＥＸＰφおよび５ＥＸＰ１＝
ＥｘＰ１ である。
したがって、上述の論理は浮動小数点結果の状態を計算
するだけでなく、オーバーフローまたはアンダーフロー
状態を処理する所望のサブルーチンをアクセスするため
システム（この場合は上記Ｒａ５ａｌａ等の出願に示さ
れるシステムのアト９レス変換装置（ＡＴＵ））に供給
されるＳＥＴ ＦＬＴ Ｅｌ（Ｒ信号をも同時に計算し
、これらの演算は全体的な指数加算が浮動小数点結果の
計算（ＢＥＸＰ値の計算）において生じるのとほぼ同時
に生じる。
するだけでなく、オーバーフローまたはアンダーフロー
状態を処理する所望のサブルーチンをアクセスするため
システム（この場合は上記Ｒａ５ａｌａ等の出願に示さ
れるシステムのアト９レス変換装置（ＡＴＵ））に供給
されるＳＥＴ ＦＬＴ Ｅｌ（Ｒ信号をも同時に計算し
、これらの演算は全体的な指数加算が浮動小数点結果の
計算（ＢＥＸＰ値の計算）において生じるのとほぼ同時
に生じる。
演算論理装置または浮動小数点計算装置の乗算および除
算に対して得られる結果において十分な精度を得るため
、従来の乗算アルゴリズム（２ビツトのブース。アルゴ
リズム、”ｔｗｏ−ｂｉｔ Ｂｏｏｔｈ’ｓａ１ｇｏｒ
ｉｔｈｍ” として知られる）の使用は被乗数および部
分積オはランドが２ピツ、トだけ拡張されること（例え
ば、６２ビツトまたは６４ビツトのワードを用いるとき
は、それらのオペランドはそれぞれ６４ビツトおよび６
６ビツトに拡張されねばならない）を要求し、従来の除
算アルゴリズム（「非回復除算」アルゴリズムとして知
られる）の使用は被除数および除数オはランドを１ビツ
トだけ拡張すること（例えば、６２ビツトまたは６４ビ
ツトのワードを用いるときは、これらのオペランｒはそ
れぞれ６６ビツトまたは６５ビツトに拡張されねばなら
ない）を要求する。４ビツト・マイクロプロセサ・スラ
イス論理′？：１つ余分にり 追加する必要のないワードニ拡張技術を提供することが
望ましい。
算に対して得られる結果において十分な精度を得るため
、従来の乗算アルゴリズム（２ビツトのブース。アルゴ
リズム、”ｔｗｏ−ｂｉｔ Ｂｏｏｔｈ’ｓａ１ｇｏｒ
ｉｔｈｍ” として知られる）の使用は被乗数および部
分積オはランドが２ピツ、トだけ拡張されること（例え
ば、６２ビツトまたは６４ビツトのワードを用いるとき
は、それらのオペランドはそれぞれ６４ビツトおよび６
６ビツトに拡張されねばならない）を要求し、従来の除
算アルゴリズム（「非回復除算」アルゴリズムとして知
られる）の使用は被除数および除数オはランドを１ビツ
トだけ拡張すること（例えば、６２ビツトまたは６４ビ
ツトのワードを用いるときは、これらのオペランｒはそ
れぞれ６６ビツトまたは６５ビツトに拡張されねばなら
ない）を要求する。４ビツト・マイクロプロセサ・スラ
イス論理′？：１つ余分にり 追加する必要のないワードニ拡張技術を提供することが
望ましい。
所望の演算拡張を与える技術が第８図に示され、プログ
ラム可能アレー論理装置２６名よび簡単な４ビツト加算
装置２７を示す。以下の分析は乗算または除算に対する
装置２６および２７の動作を説明するのを助ける。
ラム可能アレー論理装置２６名よび簡単な４ビツト加算
装置２７を示す。以下の分析は乗算または除算に対する
装置２６および２７の動作を説明するのを助ける。
ここに述べられたシステム設計では、乗算は値ＡをＢお
よびＣの積に加えることにより結果を与える。すなわち
、乗算結果はＡ＋（ＢＸＣ）である。乗算は符号付きで
も符号なしでもよい。従来の乗算アルゴリズムによれば
、符号付き乗算は第１オヘチント”（ｓ仕種）と第２オ
ペランド（φ、被乗数または被乗数の２倍のいずれか）
の両方が符号拡張されることを要求する。符号なしの乗
算は第１オペランドが符号拡張されることを要求しく最
初の乗算サイクルを除いて）、第２オペランドが零拡張
されることを要求する０以下に記すチャートは檜々の乗
算に対する第１および第２オＲランドの両方に対する２
つの拡張ビットを示す〇第１ＤｏＤｏＤｏＤ。
よびＣの積に加えることにより結果を与える。すなわち
、乗算結果はＡ＋（ＢＸＣ）である。乗算は符号付きで
も符号なしでもよい。従来の乗算アルゴリズムによれば
、符号付き乗算は第１オヘチント”（ｓ仕種）と第２オ
ペランド（φ、被乗数または被乗数の２倍のいずれか）
の両方が符号拡張されることを要求する。符号なしの乗
算は第１オペランドが符号拡張されることを要求しく最
初の乗算サイクルを除いて）、第２オペランドが零拡張
されることを要求する０以下に記すチャートは檜々の乗
算に対する第１および第２オＲランドの両方に対する２
つの拡張ビットを示す〇第１ＤｏＤｏＤｏＤ。
８ｇ２ ＋φ φ ＋１１ ±φ第１ＤｏＤｏ
ｐｏＤ。
ｐｏＤ。
第２ ＋ＱＢＱＢ ＋ＱＢＱＢ 士被乗数第１
ＤｏＤｏＤｏＤ。
ＤｏＤｏＤｏＤ。
第２ ＋ＱＢＱＢ ＋ＱＢＱＢ ±２×被乗数
第１ＤｏＤｏＤｏＤ。
第１ＤｏＤｏＤｏＤ。
第２ ＋φ φ ＋１１ ±φ第１ＤｏＤｏ
ＤｏＤ。
ＤｏＤ。
第２ ＋φ φ ＋１１ 士被乗数第１Ｄ
ｏＤｏＤｏＤ。
ｏＤｏＤｏＤ。
第２ ＋φＱＢ ＋１ＱＢ ±２×被乗
数上記チャートで、Ｄｏ は第１オはラント９の最上位
ビットを表わし、Ｑ８は第２オはランドの最上位ビット
を表わす。
数上記チャートで、Ｄｏ は第１オはラント９の最上位
ビットを表わし、Ｑ８は第２オはランドの最上位ビット
を表わす。
最初の乗算サイクルの間における符号なしの乗算の特別
な場合においては（部分積が値Ａのとき）、第１−オペ
ランド（部分積）は次のように零拡張されるーｂ 第１ φφ φφ ＠２ ＋φφ ＋１１ ＋φ第１ φφ
φφ 第２ ＋φψ ＋１１ 士板来数第１
φφ φφ 第２ 刊ＱＢ ＋１Ｑ８ ±２×被釆数上記
チャートにおいて信号Ｄφはり。の値を含み、Ｑビット
はＱＢの値を含む。
な場合においては（部分積が値Ａのとき）、第１−オペ
ランド（部分積）は次のように零拡張されるーｂ 第１ φφ φφ ＠２ ＋φφ ＋１１ ＋φ第１ φφ
φφ 第２ ＋φψ ＋１１ 士板来数第１
φφ φφ 第２ 刊ＱＢ ＋１Ｑ８ ±２×被釆数上記
チャートにおいて信号Ｄφはり。の値を含み、Ｑビット
はＱＢの値を含む。
第８図に示すように、プログラム可能アレー論理２６は
第１および第２オペランドに対する上記値の発生を扱う
。ＩＲＩφ？よびｌＲ１１ビツトは以下に述べる場合を
識別し、ＩＲＱＰ４は乗算における「加算」または「減
算」を指定し、ＵＳＩＮＧビットは符号付きまたは符号
なしの乗算！指定し、ＭＡ ＣＧ Ｅ Ｎ ビットは
以下に述べるように最初の乗算サイクルまたは最初の乗
算サイクル以外のサイクルのいずれかにおける演算を指
定する。信号ＭＰＹは乗算サイクルの間「真」である。
第１および第２オペランドに対する上記値の発生を扱う
。ＩＲＩφ？よびｌＲ１１ビツトは以下に述べる場合を
識別し、ＩＲＱＰ４は乗算における「加算」または「減
算」を指定し、ＵＳＩＮＧビットは符号付きまたは符号
なしの乗算！指定し、ＭＡ ＣＧ Ｅ Ｎ ビットは
以下に述べるように最初の乗算サイクルまたは最初の乗
算サイクル以外のサイクルのいずれかにおける演算を指
定する。信号ＭＰＹは乗算サイクルの間「真」である。
φ φ ±φ
φ １ 士 被乗数１
φ ± ２×被乗数１ １
±φ （冗長）ＩＦｔφＰ４ ψ 加算 １ 減算 Ｎ５ＩＧＮ φ 符号付き １ 無符号 ＭＡＣＣＥＮ φ 最初の乗算サイクル１
最初以外の乗算サイクル各場合において、φは口
、１はハイである。
φ ± ２×被乗数１ １
±φ （冗長）ＩＦｔφＰ４ ψ 加算 １ 減算 Ｎ５ＩＧＮ φ 符号付き １ 無符号 ＭＡＣＣＥＮ φ 最初の乗算サイクル１
最初以外の乗算サイクル各場合において、φは口
、１はハイである。
ビットｌＲ１１＋’ＩＲＩφおよびＩＲφＰ４は周知の
論理技術を用いて、使用される特定の乗算アルゴリズム
に従って発生され、ビットＭ）’Ｙ 、 ＬＪＮＳＩＧ
ＮおよびＭＡＣＧ ＥＮは周知の技術によってマイクロ
コード制御から得られる。
論理技術を用いて、使用される特定の乗算アルゴリズム
に従って発生され、ビットＭ）’Ｙ 、 ＬＪＮＳＩＧ
ＮおよびＭＡＣＧ ＥＮは周知の技術によってマイクロ
コード制御から得られる。
したがって、上で指定されたプログラム可能アレー論理
２６への入力ビツトは加算装置２７のＡ入力（第１オペ
ランド）オよびＢ入力（第２オペランド）に２つのオペ
ランド９拡張ビツトを与エル。
２６への入力ビツトは加算装置２７のＡ入力（第１オペ
ランド）オよびＢ入力（第２オペランド）に２つのオペ
ランド９拡張ビツトを与エル。
結果としての加算は第８図に示すよ５に、次の部分積に
対する拡張ビットＤＳＴＸ：ＮよびＤＳＴＹを発生する
。必要なＣＲＹφビットもまた上述のように加算装置２
７に入力される。ＰＡＬＨ置２装において、ＬＤＱＢ、
ＴＣＲＹφおよびＱＢＩＮは乗算または除算における以
外の目的に使用され、これ以上論じる必要はない。
対する拡張ビットＤＳＴＸ：ＮよびＤＳＴＹを発生する
。必要なＣＲＹφビットもまた上述のように加算装置２
７に入力される。ＰＡＬＨ置２装において、ＬＤＱＢ、
ＴＣＲＹφおよびＱＢＩＮは乗算または除算における以
外の目的に使用され、これ以上論じる必要はない。
除算に関しては、上述の従来の”除算アルゴリズムに従
えば、第１オペランド９は被除数で、第２オ投ランドは
除乾である。無符号の除算では、次のように各除算サイ
′クルにおいて第１オＲラントゞは最後の除算サイクル
からの結果（第８図に示すようにＬＩＮＫビットとして
識別される）の最上位ビットにより常に拡張され、一方
、第２オペランド９は常に零拡張される。
えば、第１オペランド９は被除数で、第２オ投ランドは
除乾である。無符号の除算では、次のように各除算サイ
′クルにおいて第１オＲラントゞは最後の除算サイクル
からの結果（第８図に示すようにＬＩＮＫビットとして
識別される）の最上位ビットにより常に拡張され、一方
、第２オペランド９は常に零拡張される。
第１オペランド” ＬＩＮＫ ＬＩＮＫ
第２オペランＰ ＋φ ＋１ＴＣＲＹＹ
ビツトは次のように「加算」または「減算」が要求され
るかどうかを指示する。
第２オペランＰ ＋φ ＋１ＴＣＲＹＹ
ビツトは次のように「加算」または「減算」が要求され
るかどうかを指示する。
ＴＣＲＹＹ 指定
φ 加算
１ 減算
上記Ｌ Ｉ Ｎ Ｋ’ビットと±φビットの加算の結果
生じる加算装置２７からのけた上げピッ） （ＣＲＹＹ
）は商のビットであり、次の除算サイクルのため登録さ
れ、この登録された値は゛ｆ’ｃＲＹＹビットと呼ばれ
る。したがって、ＰＡＬ装置２６および加算装置２７は
被除数（第１オペランド）と除数（第２オペランド）の
拡張されたビットから除算に必要なけた上げビットを決
定する。信号ＤＩＶＤはマイクロコードによりセットさ
れるように除算サイクルの間は「真」である。
生じる加算装置２７からのけた上げピッ） （ＣＲＹＹ
）は商のビットであり、次の除算サイクルのため登録さ
れ、この登録された値は゛ｆ’ｃＲＹＹビットと呼ばれ
る。したがって、ＰＡＬ装置２６および加算装置２７は
被除数（第１オペランド）と除数（第２オペランド）の
拡張されたビットから除算に必要なけた上げビットを決
定する。信号ＤＩＶＤはマイクロコードによりセットさ
れるように除算サイクルの間は「真」である。
したがって、ＰＡＬ装置２６と加算装置ｔ２７の使用は
、第２図に示す６２ピツ）−Ｊたは第５図に示す８ビツ
トについて述べた形式の付加的な４ビツト・マイクロプ
ロセサ・スライス装置を必安どすることなく、乗算およ
び除算の両方における拡張要件を与える。
、第２図に示す６２ピツ）−Ｊたは第５図に示す８ビツ
トについて述べた形式の付加的な４ビツト・マイクロプ
ロセサ・スライス装置を必安どすることなく、乗算およ
び除算の両方における拡張要件を与える。
第１図は演算を実行するための一算装置のブロック図、
第２乃至第２Ｄ図は仮数計算に用いられる４ビツト・マ
イクロプロセサ・スライス論理ｉｔの詳細図、 第６図は仮数計算のだめげた上げビットｙ計算するルッ
ク・アヘッド゛論理装置の詳細図、第４図は本発明に従
って仮数計算のための丸めビットの計算に用いる論理装
置の詳細図、第５図は指数計算に用いる４ビツト・マイ
クロプロセサ・スライス論理装置の詳細図、第６図は本
発明に従ったオーバーフロー／アンダーフロー操作の説
明に有用なチャート、第７図はオーバーフロー／アンダ
ーフロー状態を検出してその指示をデータ処理システム
に与えるため使用される論理装置を示し、 第８図は本発明に従って乗算または除算に用いる拡張ビ
ットを発生するため使用される論理装置を示す・ １０Ａ−１０Ｈ，２０Ａ、２０Ｂ：４ビツト・マイクロ
プロセサ・スライス論理装置 １１Ａ−１１０ニルツク・アヘッドけた上げ発生装置２
１．２７ ：加算装置 ２２−２４．２６：プログラム可能デレー論理装置２５
：ＰＲＯＭ装置 図面′／）１争：）（内容Ｇこ変更なしＦＩＧ、 １ ＦＩＧ、３ １３ル′ ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、８ 手続補正書 １、事件の表示 昭和りγ年特許願第 、６ｇ＜；仁ｔｌ 号２、発明
の名称 デ′−７に裡システム ６、補正をする者 事件との関係 特許出願人 住所 各−ｌｒ′；Ｆ−テ°°−ン一・乏゛ネヤＩし・コーポ
レーション４、代理人 手続補正書（方式） １、事件の表示 昭和５７年 特許願第 ６８５５４ 号６、補正をする
者 事件との関係 出 願 人 住所 名称チーター・セネラル・コーポレーション４、代理人 ５、補正命令の日付 昭和５７年 ７月２７日（発送
日）明細書の第４０頁第１７行乃至第１９行の記載を１
第２図乃至第２Ｄ図は仮数計二薄に用いられる４ビツト
・マイクロプロセサ・スライス論理装置のｎ細図、」と
補正する。 尚、〔出願人の代表者名を記載した願書〕、〔委任状及
訳文〕及び〔図面〕は昭和５７年６月１６日付提出の手
続補正書にて提出済です。 以 上
イクロプロセサ・スライス論理ｉｔの詳細図、 第６図は仮数計算のだめげた上げビットｙ計算するルッ
ク・アヘッド゛論理装置の詳細図、第４図は本発明に従
って仮数計算のための丸めビットの計算に用いる論理装
置の詳細図、第５図は指数計算に用いる４ビツト・マイ
クロプロセサ・スライス論理装置の詳細図、第６図は本
発明に従ったオーバーフロー／アンダーフロー操作の説
明に有用なチャート、第７図はオーバーフロー／アンダ
ーフロー状態を検出してその指示をデータ処理システム
に与えるため使用される論理装置を示し、 第８図は本発明に従って乗算または除算に用いる拡張ビ
ットを発生するため使用される論理装置を示す・ １０Ａ−１０Ｈ，２０Ａ、２０Ｂ：４ビツト・マイクロ
プロセサ・スライス論理装置 １１Ａ−１１０ニルツク・アヘッドけた上げ発生装置２
１．２７ ：加算装置 ２２−２４．２６：プログラム可能デレー論理装置２５
：ＰＲＯＭ装置 図面′／）１争：）（内容Ｇこ変更なしＦＩＧ、 １ ＦＩＧ、３ １３ル′ ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ、８ 手続補正書 １、事件の表示 昭和りγ年特許願第 、６ｇ＜；仁ｔｌ 号２、発明
の名称 デ′−７に裡システム ６、補正をする者 事件との関係 特許出願人 住所 各−ｌｒ′；Ｆ−テ°°−ン一・乏゛ネヤＩし・コーポ
レーション４、代理人 手続補正書（方式） １、事件の表示 昭和５７年 特許願第 ６８５５４ 号６、補正をする
者 事件との関係 出 願 人 住所 名称チーター・セネラル・コーポレーション４、代理人 ５、補正命令の日付 昭和５７年 ７月２７日（発送
日）明細書の第４０頁第１７行乃至第１９行の記載を１
第２図乃至第２Ｄ図は仮数計二薄に用いられる４ビツト
・マイクロプロセサ・スライス論理装置のｎ細図、」と
補正する。 尚、〔出願人の代表者名を記載した願書〕、〔委任状及
訳文〕及び〔図面〕は昭和５７年６月１６日付提出の手
続補正書にて提出済です。 以 上
Claims (1)
- 【特許請求の範囲】 １、 データ処理システムにおいて、浮動小数点演算結
果の偏りのない丸めを要求する浮動小数点演算を実行す
るための演算論理装置であって、複数のビット・グルー
プから成る丸められていない浮動小数点結果を計算する
装置を備え、第１の選択された数の前記ビット・グルー
プは丸められた浮動小数点結果を形成するために用いら
れ、第２の選択された数の前記ビット・グループは前記
丸められた結果に対する丸めビットを決定するため用い
られ、 前記丸められていない浮動小数１点結果の前記ビット・
グループの選択されたものへの挿入のため、前記丸めら
れていない浮動小数点結果の計算とほぼ同時にけた上げ
ビットを発生する複数のルック・アヘッド９論理装置、 前記浮動小数点結果の前記第２の選択された数のビット
・グループに応答して前記丸めビットを決定する装置を
備え、 前記ルック・アヘッド゛論理装置の選択されたものの一
部分は前記丸められた浮動小数点結果を発生するため、
前記第１の選択された数のビット・グループの最下位の
ビット・グループへの前記丸めビットの挿入を前記第１
の選択された数のビット・グループの残りのビット・グ
ループへのけた上げビットの挿入とほぼ同時に行なうた
め前記丸めビットに応答することを特徴とするデータ処
理システム。 ２、前記丸めビット決定装置は前記第２の選択された数
のビット・グループに応答してデコードされたビットを
発生する装置と、前記デコードされたビットに応答して
前記丸めビットを発生し、前記丸めビットを前記ルック
・アヘッド゛論理装置の前記選択されたものの前記部分
に供給する付勢論理装置を備えることを特徴とする第１
項記載のデータ処理システム。 ６、前記丸められていない浮動小数点結果は、前記丸め
られた浮動小数点結果を形成するため用いられるビット
φ−２３として表示された２４ビツトと、前記丸めビッ
トを決定するため用いられるビット２４’−３１として
表示された８ビツトを含むビットφ−６１として表示さ
れた６２ビツトから成ることを特徴とする第１項または
第２項記載のデータ処理システム。 ４、前記丸められていない浮動小数点結果は８個の４ビ
ツト・グループを有し、前記丸められた浮動小数点結果
は６個の４ビツト・グループを有シ、前記丸めビット決
定ビットは２個の４ビツト・グループを有することを特
徴とする第３項記載のデータ処理システム。 ５、前記けた上げビットはそれぞれ前記丸められていな
い浮動小数点結果のビット３，７，１１．１５．１９．
．２３Ｎよび２７への挿入のためけた上げビット（ｄ（
Ｙ４．ＣＲＹ８．ＣＲＹ１２．ＣＲＹ１６゜ＣＲＹ２０
．ＣＲＹ２４＃よびＣＲＹ２８として形成され、前記丸
めビットは前記丸められた浮動小数点結果を形成するた
めビット２６へＣＲＹ２４として挿入されることを特徴
とする第４項記載のデータ処理システム。 ６、丸められた浮動小数点結果を形成するため用いられ
る第１の部分と、前記丸められた浮動小数点結果にだい
て使用される丸めビットを決定するため用いられる第２
の部分から成る丸められていない浮動小数点結果を計算
すること、前記丸められていない浮動小数点結果の前記
第２の部分から前記丸めビットを決定すること、丸めら
れた浮動小数点結果を発生するため、前記丸められてい
ない浮動小数点、結果の計算とほぼ同時に、前記丸めビ
ットを前記丸められていない浮動小数点結果の前記第１
の部分の最下位ビットにおいてけた上げビットとして直
接挿入することから成る浮動小数点演算結果の偏りのな
い丸めを実施するための方法。 Ｚ 前記丸められていない浮動小数点結果の計算とほぼ
同時にその選択されたビットにおける挿入のため、複数
のけた上げビットを計算することをさらに含み、前記丸
めビットの挿入は前記丸められていない浮動小数点結果
の前記第１の部分の選択されたビットにおける前記複数
のけた上げビットの挿入とほぼ同時に成されることを特
徴とする第６項記載の方法０ ８、前記丸められていない浮動小数点結果はビットφ−
６１として表示された６２ビツトを有しその前記第１の
部分はビットφ−２６として表示された２４ビツトを有
し、その前記第２の部分はビット２４−３１として表示
された８ビツトを有し、前記丸めビットは前記丸められ
た浮動小数点結果を形成するため前記第１の部分のビッ
ト２６に挿入されることを特徴とする第６項または第７
項記載の方法。 ９ データ処理システムにおいて、算術演算装置が一対
の指数オペランドに作用して１つの演算指数結果を与え
る装置を備え、前記オはランドの１つは、オーバーフロ
ーまたはアンダフロー状態が全く存在しない中間域、オ
ーバーフローまたはアンダーフロー状態が存在する上方
または下方域またはオーバーフローまたはアンダーフロ
ー状態が前記指数オペランドの他方の値に依存する横断
域に存在することができる値を有し、前記算術演算装置
はさらに、 最終の演算指数結果の計算と並行して、最初の指数値が
前記載のどれに存在するかを検出するため作用する装置
を備えたことを特徴とするデータ処理システム。 １０、前記検出する装置は、 前記オペランドの１つに応答して一対の第１の指数指示
ビットを発生する装置、 前記１つのオペランドの第２の選択されたビットに応答
して第６の指数指示ビットを発生する装置、 前記１つのオペランドの第１の選択されたビットと前記
オペランドの他方の選択されたビットに応答して第２の
指数指示ビットを発生する他の装置、 前記第１の指数指示ビットの状態と、前記第２の指数指
示ビットと、前記第６の指数指示ビットと、前記他方の
オはラント９の選択された１ビットの状態に応答して、
前記最終の演算指数結果にオーバーフロー状態が存在す
るとき第１の指示を発生し、アンダニフロー状態が存在
するとき第２の指示を発生する装置を備えることを特徴
とする第９項記載のデータ処理システム。 １１、前記他の装置は加算論理装置であることを特徴と
する第１０項記載のデータ処理システム。 １２、前記指数オペランドはそれぞれ８ビツトから成り
、前記演算指数結果を与える前記装置は２、個の４ビツ
ト・スライス論理装置を含み、前記加算論理装置は４ピ
ツ・ト加算器であることを特徴とする第１１項記載のデ
ータ処理システム。 １３、前記第９項記載のデータ処理システムであって、
最終の演算指数結果の計算と並行して作用して、オーバ
ーフローまたはアンダーフロー状態が存在するかどうか
を示す信号を前記システムに対して発生する装置をさら
に備えることを特徴とするデータ処理システム。 １４、前記指示信号発生装置は、 前記１つのオペランド９の第１の選択されたビットと、
前記オペランド９の他方の選択されたビットに応答して
第１の指数指示ビットを発生する装置、前記１つのオペ
ランドのＭｒ１記第２の選択されたビットに応答して第
２の指数指示ビットを発生する装置。 前記１つのオにラント９の一対の選択されたビットの状
態と、前記第１の指数指示ビットの状態と前記第２の指
数指示ビットの状態と、前記オペランドの他方の選択さ
れたビットの状態に応答して前記指示信号を発生する装
置を備えることを特徴とする第１６項記載のデータ処理
システム。 １５、前記最終の演算指数結果は＋１２８から−１２９
の値の範囲に存在し１、前記結果が加算、減算および乗
算演算に対して＋６４から＋１２６の範囲に、除算演算
に対して＋６４から＋１２８の範囲に入るときオーバー
フロー状態が存在し、前記結果が加算、減算または際涯
演算に対して−６４から−１２７の範囲に、乗算演算に
対して−６４から−１２９の範囲に入るときアンダーフ
ロー状態が存在することを特徴とする第９項乃至第１６
項のいずれか１項記載のデータ処理システム。 １６、複数の計算サイクルを心安とする乗算または除算
演算を実行する演算装置を有するデータ処理システムに
おい【、前記サイクルの各々はその結果が選択された数
のビットだけ拡張されることを要求し、前記演算装置は
、 実行されている計算の選択された特徴を識別する選択さ
れたビットに応答してオペランド拡張ビットを発生する
プログラム可能アレー論理装置、前記オペランド拡張ビ
ットに応答して、そのときの計算サイクルの量計算結果
を拡張するため前記選択された数の拡張ビットを発生す
る他の論理装置を備えることを特徴とするデータ処理シ
ステムＯ １Ｚ 複数の計算サイクルな必費とする乗算演算を実行
する演算装置を有するデータ処理システムにおいて、前
記サイクルの各々は部分積オペランド９および被乗数オ
ペランド９の符号または零拡張を要求し、前記演算装置
は、 それぞれ各オペランドの最上位ビットを表わす２個の選
択されたビットと、そのときのサイクルが符号拡張され
るかまたは零拡張されるのかを識別する１個の選択され
たビットと、そのときの乗算サイクルが最初の乗算サイ
クルかまたはそれ以外の他の乗算サイクルかを識別する
１個の選択されたビットと、そのときのサイクルが加算
または減算演算を要求するかどうかを識別する１個の選
択されたビットと、前記そのときのサイクルにおける前
記被乗数の形式を識別する一対の選択されたビットに応
答する、複数の拡張ビットを発生するプログラム可能ア
レー論理装置、 前記拡張ビットに応答して、そのときの乗算サイクルの
間部仕種結果を拡張するため複数の拡張ビットを発生す
る他の論理装置を備えることを特徴とするデータ処理シ
ステム。 １８、前記論理装置は一対の拡張ビットを発生すること
を特徴とする第１７項記載のデータ処理システム。 １９ 前記乗算演算は各乗算サイクルの間部分檀結果を
発生するため３２ビツトのオにランドを用い、前記他の
論理装置は６４ビツトの結果を発生するため２個の拡張
ビットを発生することを特徴とする第１乙項または第１
８項記載のデータ処理システム。 ２０、前記被乗数は±φ、上被乗数または±２×被乗数
の形式であることができることを特徴とする第１９項記
載のデータ処理システム。 ２１、前記乗算演算は各乗算サイクルの間部仕種結果を
発生するため６４ビツトのオベランドヲ用い、前記他の
論理装置は６６ビツトの結果を与えるため２個の拡張ビ
ットを発生することを特徴とする第１７項または第１８
項記載のデータ処理システム。 ２２、ｎ数の計算サイクルを必要とする除算演算を実行
する演算装置を有するデータ処理システムに８いて、前
記サイクルの各々は被除数オペランドの拡張を要求し、
前記演算装置は、そのときの除算サイクルにおいて、前
の除算サイクルの結果の第１の選択されたビットと、七
のときの除算サイクルのため加算または減算演算が要求
されるかどうかを識別する第２の選択されたビットに応
答して複数の拡張ビットを発生するプログラム可能アレ
ー論理装置、 前記拡張ビットに応答して、そのときの除算サイクルの
間部のビットを発生する他の論理装置を備えることを特
徴とするデータ処理システム。 ２６、前記除算演算は各除算サイクルの間前記商のビッ
トを発生するため６２ビツトのオにランドを用いること
を特徴とする第２２項記載のデータ処理システム。 ２４、前記第１の選択されたビットは前の除算サイクル
の結果の最上位ビットであることを特徴とする第２６項
記載のデータ処理システム。 ２５、前記除算演算は各除算サイクルの間前記商のビッ
トを発生するため６４ビツトのオペランドを用いること
を特徴とする第２２項記載のデータ処理システム。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US256772 | 1981-04-23 | ||
| US256726 | 1981-04-23 | ||
| US06/256,726 US4442498A (en) | 1981-04-23 | 1981-04-23 | Arithmetic unit for use in data processing systems |
| US256923 | 2000-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584441A true JPS584441A (ja) | 1983-01-11 |
| JPH0230530B2 JPH0230530B2 (ja) | 1990-07-06 |
Family
ID=22973351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068554A Granted JPS584441A (ja) | 1981-04-23 | 1982-04-23 | デ−タ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4442498A (ja) |
| JP (1) | JPS584441A (ja) |
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