KR930005426B1 - 캐리/세이브 가산기 승산 유니트에서 감산 절차를 간편하게 하는 장치 및 방법 - Google Patents

캐리/세이브 가산기 승산 유니트에서 감산 절차를 간편하게 하는 장치 및 방법 Download PDF

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Abstract

내용 없음.

Description

캐리/세이브 가산기 승산 유니트에서 감산 절차를 간편하게 하는 장치 및 방법
제1도는 승산 절차 실행시에 사용된 장치를 도시한 계통도.
제2도는 캐리/세이브 가산기 셀에 인가되는 이 캐리/세이브 가산기 셀로부터 유도된 신호들을 도시한 도면.
제3도는 변형된 부스의 2비트 퇴거 알고리즘 경우의 승수 비트 그루 테이블 및 대응 캐리/세이브 가산기 단연산을 도시한 도면.
제4도는 피승수 오퍼런드의 2의 보수를 완성하는데 필요한 부수적인 논리 “1”신호가 종래 기술에 따른 승산 유니트내에 어떻게 들어가는지를 도시한, 제1도의 선택된 소자들의 계통도.
제5도는 피승수 오퍼런드의 2의 보수를 완성하는데 필요한 부수적인 논리 “1”신호가 본 발명에 따른 승산기 유니트내에 어떻게 들어가는지를 도시한, 제1도의 선택된 소자들의 계통도.
제6도는 종래 기술 및 본 발명에 따른 변형된 부스의 알고리즘 승산 예의 일부를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
20 : 캐리/세이브 가산기 셀 101,102 : 레지스터
111 : 제1 캐리/세이브 가산기 단 112 : 제2 캐리/세이브 가산기 단
113 : 제3 캐리/세이브 가산기 단 114 : 제4 캐리/세이브 가산기 단
130 : 캐리/합 결합 회로망 141,142,143,144 : 엔코딩 장치
150 : 최소 유효 비트 셀 151,152,153,154 : 최소 유효 셀
본 발명은 데이타 프로세싱 시스템에 관한 것으로, 특히 데이타 프로세싱 시스템에 의한 승산 절차의 실행에 관한 것이다.
데이타 프로세싱 시스템은 전형적으로 승산 절차를 실행하기 위해 캐리/세이브 가산기(carry/save adder)의 어레이를 사용한다. 이 승산 절차 수행시에 사용된 장치의 계통도는 제1도에 도시되어 있다. 레지스터(101)은 피승수 오퍼런드(multiplicand operand)를 포하하고, 레지스터(102)는 승수 오퍼런드를 포함한다. 이 예시적 장치의 경우에, 오퍼런드는 길이가 8 비트인 것으로 가정된다. 승산 장치는 제1 캐리/세이브 가산기 단(stage)(111), 제2 캐리/세이브 가산기 단(112), 제3 캐리/세이브 가산기 단(113), 및 제4 캐리/세이브 가산기단(114)를 포함한다. 제1도에 도시한 예시적 장치내에서, 2 비트 위치의 쉬프트가 각 캐리/세이브 가산기 단 사이에서 가정된다[즉, 21트 퇴거(retirement) 알고리즘이 사용된다]. 각 캐리/세이브 가산기 단은 다수의 캐리/세이브 가산기 셀을 포함하는데, 이 예내에서는, 8개의 캐리/세이브 가산기 셀이 각 단내에 사용된다.
제2도를 참조하면, [변형된 부스의 2 비트 퇴거 알고리즘(modified Booth's 2bit retirement algorithm)경우에] 각 캐리/세이브 가산기 셀(20)은 이전 캐리/세이브 가산기 단으로부터의 CARRY(n+1) 신호, 이전 캐리/세이브 가산기 단으로부터의 SUM(n+2) 신호, 및 인가된 MULTIPLICAND(n) 신호를 제공한다. (각 캐리/세이브 가산기 셀은 피승수 비트 위치 n에 관련된다).
다시 제1도를 참조하면, 각 피승수 레지스터(101)셀은 각각의 캐리/세이브 가산기 단내의 대응 캐리/세이브 가산기 셀에 제공된다. 제1도내에서, 이 결합은 제1 캐리/세이브 가산기 단(111)의 7번째 비트 위치 캐리/세이브 가산기 셀, 제2 캐리/세이브 가산기 단(112)의 7번째 비트 위치 캐리/세이브 가산기 셀, 제3 캐리/세이브 가산기 단(113)의 7번째 비트 위치 캐리/세이브 가산기셀, 및 제4 캐리/세이브 가산기 단(114)의 7번째 비트 위치 캐리/세이브 가산기 셀에 결합도는 피승수 레지스터(101)의 7번째 비트 위치에 대해 도시되어 있다. 제1도의 도시적 예내에서, 캐리/세이브 가산기 셀 비트 위치(5)로부터 다음 연속 캐리/세이브 가산기 단의 캐리/세이브 가산기 셀 비트 위치(3)으로의 SUM(S) 신호의 인가, 및 캐리/세이브 가산기 셀 비트 위치(5)로 부터 연속 캐리/세이브 가산기 단의 캐리/세이브 가산기 셀 비트 위치(4)로의 [즉, 캐리/세이브 가산기 단(111)로부터 캐리/세이브 가산기 단(112)의] CARRY(C) 신호의 인가에 의한 캐리/세이브 가산기 단 사이의 2 비트 위치 쉬프트가 제1도에 도시되어 있다.
캐리/세이브 가산기 단들 사이의 신호들의 2위치 쉬프팅은 변형된 부스 2비트 퇴거 알로리즘이라고 부르는 절차를 사용한 결과이다. 이 절차내에서, 다수의 나머지 최소 유효 승수 오퍼런드 비트(이 예내서, 2비트)는 단일 연산으로 피승수 오퍼런드를 승산한다(즉, 단일 연산으로 퇴거된다). 이 연산은 2개의 승수 비트를 캐리/세이브 가산기 단(111, 112, 113 및 114)에 각각 관련된 엔코딩 장치(141, 142, 143 및 144)내의 적합한 제어 신호로 엔코딩시킴으로써 수행된다.(변형된 부스 재부호와 알고리즘에 익숙한 사람들에게 공지되어 있는 바와 같이, 나머지 3개의 최소 유효 비트는 단지 2개의 최소 유효 비트가 퇴거되더라도 제어 신호를 결정하기 위해 사용된다). 제3도를 참조하면, 3개의 승수 비트들과, 제어 신호들로 부터 발생되는 캐리/세이브 가산기 셀의 동작간의 관계가 도시되어 있다. 본 발명의 특히 중요한 점은 소정의 승수 오퍼런드 신호 그룹의 경우에 감산 연산을 필요로 한다는 것이다. 캐리/세이브 가산기 셀과의 감산 연산을 실행하기 위해서, 2의 보수 감산 알고리즘이 사용된다. 엔코딩 장키(141 내지 144)가 감산 연산이 관련된 캐리/세이브 가산기 논리(111 내지 114)내에서 수행될 것을 결정할 때, 1의 보수 신호 그룹이 피승수 오퍼런드로부터 형성되고, 피승수 오퍼런드의 2의 보수를 완성하기 위해서, 논리 신호가 피승수 오퍼런드에 관련된 최소 유효 비트 위치에 인가된다.
다시 제1도를 참조하면, 쉬프팅 연산은 오퍼런드 필드의 일부가 제거되게 한다. 승산 절차의 정확성을 보장하기 위해, 최소 유효 셀(151, 152, 153 및 154)는 그렇지 않으면 오퍼런드 필드로부터 제거되지만, 결과에 기여할 수 있는 신호들은 프로세스하기 위해 사용된다. 양호한 실시예내에서, 최소 유효 셀은 1비트 가산기 셀이다. 최소 유효 셀은 이전 캐리/세이브 가산기 단으로 부터의 0번째와 1번째 캐리/세이브 가산기 단 비트 위치로부터 SUM 신호를 수신하고, 이전 캐리/세이브 가산기 단으로부터의 0번째 비트 위치로부터 CARRY 신호를 수신하며, 선행 최소 유효 셀로부터 오버플로우(overflow)신호를 수신하고, 양호한 실시예내의 플라이(fly)상에 발생된 1의 보수 신호 그룹을 이전 캐리/세이브 가산기 단에 대한 2의 보수 신호로 되게 하는데 필요한 논리 신호를 수신한다. 캐리/세이브 가산기 단으로 부터의 신호들의 쉬프팅시에, 피승수 레지스터에 관련된 최소 유효 비트 위치는 최소 유효 셀내로 들어가고, 이것으로의 2의 보수 논리 신호의 인가는 다음 선행 캐리/세이브 가산기 단의 최소 유효 위치로의 2의 보수 논리 신호의 인가와 동일하다. 제4 캐리/세이브 가산기 단(114) 및 제5 최소 유효 셀(154)로부터의 신호들은 8비트 결과 오퍼런드가 형성되는 캐리/합 결합 회로망(130)에 인가된다. [최소 유효 비트 셀(150)은 모든 입력 신호들이 0이기 때문에 제1도에 점선으로 도시되어 있다].
제1의 승산기 회로는 몇가지 장점을 갖는다. 캐리/합 결합 회로망(130)내에서만, CARRY 신호와 SUM 신호들이 잠재적으로 느린 캐리 전달 프로세스로 단일 오퍼런드내에 결합된다. 변형된 부스 알고리즘의 사용은 오퍼런드에 수행된 연산 수를 감소시키고, 승산 연산을 실행하기 위한 소자 수를 감소시킨다. 그러나, 승산 프로세스는 최소 유효 셀에 의한 5개의 입력 신호들의 프로세싱을 잠재적으로 필요로 하다는 제한을 갖는다.
그러므로, 각 캐리/세이브 가산기 단에 관련된 최소 유효 셀내에 신호들을 결합시키는 승산 절차의 잠재적으로 가장 느린 부분을 가속화시킬 필요를 느껴 왔다.
본 발명의 목적은 개량된 데이타 프로세싱 시스템을 제공하기 위한 것이다.
본 발명의 특징은 데이타 프로세싱 시스템내의 승산 연산 실행을 위한 개량된 기술을 제공하는 것이다.
본 발명의 다른 특징은 초기 캐리/세이브 가산기 단내에서 1의 보수 오퍼런드(또는, 오퍼런드)를 2의 보수 오퍼런드로 변환시키는데 필요한 논리 신호를 적용한다는 것이다.
본 발명의 또다른 특징은 캐리/세이브 가산기 단에 관련된 최소 유효 셀에 의해 프로세스된 신호의 수를 감소시킴으로써 승산 연산을 가속시킨다는 것이다.
상술한 특징 및 그 외의 다른 특징들은, 본 발명에 따라, 다수의 캐리/세이브 가산기 단에 의해 실행된 승산 유니트, 및 변형된 부스 알고리즘 사용에 의해 승산 절차를 수행함으로써 달성된다. 엔코드된 승수 비트들이 감산 연산이 필요하다는 것을 나타내면, 가산 동작에 의해 감산 연산을 실행하기 위해서 피승수 오퍼런드로부터 유도된 1의 보수 신호 그룹을 2의 보수 신호 그룹으로 변환시키는데 필요한 단일 논리 “1”신호는 모든 감산 연산의 경우에 적합한 비트 위치에서 제1 캐리/세이브 가산기 단내에 들어가게 된다. 적합한 비트 위치는 논리 신호들이 최소 유효 셀내에 들어가게 된 위치에 의해 결정되는데, 제1 캐리/세이브 가산기 단셀과 최소 유효 셀내의 등가 위치들간의 위치 쉬프트가 계산된다. 제1 캐리/세이브 가산기 단의 경우, 입력 CARRY 신호 단자와 입력 SUM 신호 단자는 사용되지 않고, 2의 보수 신호를 제1 캐리/세이브 가산기 단내에 들여보내기 위해 사용될 수 있다.
이하, 첨부 도면을 참조하여 본 발명에 대해서 상세하게 기술하겠다.
제1도, 제2도 및 제3도에 관해서는 이미 기술하였다.
제4도를 참조하면, 종래 기술에 따라 피승수 오퍼런드의 2의 보수를 완성하는데 필요한 부수적인 논리 “1”신호를 들여보내기 위한 기술이 도시되어 있다. 엔코딩 장치는 승수 오퍼런드로부터의 관련 신호에 응답하여, 관련된 캐리/세이브 가산기에 의한 피승수 오퍼런드에 따라 어떤 연산이 수행될 것인지를 결정한다. 이 연산이 피승수 오퍼런드를 1회 또는 2회 감산하는 연산이면, 캐리/세이브 가산기 단은(캐리/세이브 가산기 셀로의 논리 입력 신호를 반전시킴으로써) 피승수 오퍼런드의 1의 보수를 발생시키고, 이 1의 보수 신호 그룹을 SUM 및 CARRY 신호에 가산한다. 정확한 감산 절차는 2의 보수 신호 그룹을 사용해야 하기 때문에, 2의 보수를 발생시키기 위해 필요한 부수적인 논리 “1”신호는 관련된 최소 유효 셀의 최소 유효 비트 위치(즉, 다음 선행 캐리/세이브 가산기 단의 최소 유효 캐리/세이브 가산기 단내의 신호가 쉬프트될 최소 유효 세 부분)에 가산된다. 승수 오퍼런드로부터의 관련된 비트 그룹이 피승수 오퍼런드를 1회 또는 2회 감산해야 할 때, 각 엔코딩 장치(141, 142, 143 및 144)는 최소 유효 셀(151, 152, 153 및 154)의 최소 유효 비트 위치의 입력 단자에 정(+)신호를 인가시킨다. 명백히 알 수 있는 바와 같이, 이 위치내의 엔트리는 피승수 오퍼런드의 최소 유효 비트 위치에 관련된 신호의 최소 유효 캐리/세이브 어레이 위치내의 엔트리와 동일하다. 제1도를 참조하여 기술한 바와 같이, 이 논리 “1”신호는 최소 유효 비트 셀에 인가될 수 있는 제5신호이다.
다음에 제5도를 참조하면, 본 발명에 따른 피승수 오퍼런드의 2의 보수를 완성하기 위한 논리 “1” 신호의 엔트리가 도시되어 있다. 제4도의 실시예에서와 같이, 승수 오퍼런드의 지정 그룹이 존재하면, 엔코딩이 1회 또는 2회의 감산 연산을 필요로 할때 엔코딩 장치(141, 142, 143 및 144)가 정(+)출력 신호를 제공하게 한다. 정(+)출력 신호는 캐리/세이브 가산기 단의 적당한 비-사용 단자에 인가되는데, CARRY 신호 입력 단자와 SUM 신호 입력 단자는 사용되지 않는다. 논리 “1”신호가 가산되는 특정한 캐리/세이브 가산기 셀은 각각의 재부호화된 신호 그룹의 최소 유효 비트에 관련된 셀이다. 제5도에 도시한 바와 같이, 엔코딩 장치(141)로 부터의 정(+) 신호는 제1 캐리/세이브 가산기 단(111)의 0번째 셀에 인가된다. 엔코딩 장치(142)로 부터의 정(+)신호는 제1 캐리/세이브 가산기 단의 2번째 셀에 인가되고, 엔코딩 장치(143)으로 부터의 정(+) 신호는 제1 캐리/세이브 가산기 단(111)의 4번째 셀에 인가되며, 엔코딩 장치(144)로 부터의 정(+) 신호는 제1 캐리/세이브 가산기 단(111)의 6번째 셀에 인가된다. 명백히 알 수 있는 바와 같이, 논리 “1”신호가 제1 캐리/세이브 가산기 회로에 들어가는 위치는 신호가 최소 유효 비트 셀에 들어가는 대응 위치이다.
다음에 제6도를 참조하면, 종래 기술과 본 발명에 따른 변형된 부스 알고리즘 승산을 사용하는 부분 비교가 도시되어 있다. 승수 오퍼런드(.10101011)(제1도에 도시한 것과 약간 상이하게) 1.(-1)(-1)(-1)(-1)로서 재부호화된다. 2가지 기술의 제1 캐리/세이브 가산기 단(111, CSA)의 입력 신호는 본 발명의 SUM(S) 입력단자에 의해 단내로 2의 보수를 들여 보낸다는 것을 증명한다. 종래 기술에 관련하여 사용된 제1 캐리/세이브 가산기 단(111)은 승수 오퍼런드의 (1의) 보수 신호만을 수신한다. 최소 유효 셀(151)은 제1 캐리/세이브 가산기 단(111)로 부터의 신호와, 승수 오퍼런드의 제1 재1부호화 (-1) 그룹의 존재로 인해 생기는 2의 보수 신호를 수신한다. 본 발명에서는, 2의 보수 신호가 미리 들어가 있으므로, 최소 유효 셀에 인가된 신호의 수를 감소시킨다. 나머지 캐리/세이브 가산기 및 최소 유효 셀 신호들은 이와 유사한 방법으로 결정될 수 있다. 단지 2개의 캐리/세이브 가산기 단용의 신호들만이 도시되어 있으나, 나머지 신호들도 이와 유사한 방법으로 결정될 수 있다. 캐리/합 회로망(CPA, 130)에 인가된 신호는 종래의 기술이 사용되든, 본 발명의 기술이 사용되든 관계없이 동일하다.
본 발명의 승산기 유니트가 변형된 부스 알고리즘에 사용하기 위한 승수 오퍼런드를 재부호화(엔코딩)할 때 사용된 선택된 승수 비트 그룹에 감산 동작을 수행해야 할 때 필요한 각각의 캐리/세이브 가산기 단에 관련된 최소 유효 셀의 한 입력 신호를 제거시킴으로써 승산 절차를 가속시킨다. 관련된 최소 유효 셀에 승수 오퍼런드의 승수 오퍼런드 2의 보수를 완성하는데 필요한 적당한 논리 “1”신호르 가산하는 대신에, 본 발명은 제1 캐리/세이브 가산기 단에 부수적인 2의 보수 논리 “1”를 모두 들여 보낸다. CARRY 신호 및 SUM 신호 입력단자가 제1 캐리/세이브 가산기 단에 의해 사용되지 않기 때문에, 이 입력 단자들은 신호 엔트리용으로 유용하게 된다. 이 방법에서, 논리 “1”신호의 엔트리는 각각의 최소 유효 셀의 입력 신호수를 1씩 감소시켜, 승산 절차를 신속하게 한다.
승산 연산의 캐리/세이브 가산기 단 실현이 가산 연산을 사용하고 이 가산 연산이 교환되기 때문에, 1의 보수 오퍼런드를 2의 보수 오퍼런드로 변환시키기 위해 논리 신호를 삽입하면, 논리 신호가 제1 캐리/세이브 가산기 유니트에 삽입되든, 최소 유효 비트 셀내에 삽입되든 관계없이 동일한 결과를 제공하게 된다. 이 동일성은 제6도에서 시작되는 예를 통해 연구함으로써 증명될 수 있다. 오퍼런드내의 삽입 위치가 어느 환경에서나 등가로 되어야 하는 것만이 필요하다.
상기 설명은 본 발명의 양호한 실시예의 동작을 설명하기 위한 것으로, 본 발명의 범위를 이에 제한시키려는 것이 아니다. 본 발명의 범위는 다음의 특허 청구 범위에 의해서만 제한된다. 상기 설명으로 부터, 본 분야에 숙련된 기술자들은 본 발명의 원리 및 범위를 벗어나지 않고서 본 발명을 여러가지로 변경 및 수정할 수 있다.

Claims (20)

  1. 변형된 부스 알고리즘을 실행할 수 있는 승산기 유니트에 있어서, 상기 승산기 유니트가 승수 오퍼런드를 저장하기 위한 승수 저장 수단, 피승수 오퍼런드를 저장하기 위한 피승수 저장 수단, 상기 피승수 저장 수단 및 다음의 이전 캐리/세이브 가산기 단에 결합되고, 각각 상기 피승수 오퍼런드 상에서 프로세싱 연산을 수행하고 다음의 이전 캐리/세이브 가산기 단으로부터 프로세스된 오퍼런드와 상기 프로세싱 연산으로부터 결과된 내부 오퍼런드를 결합하기 위한 다수의 순차적 캐리/세이브 가산기 수단, 관련된 캐리/세이브 가산기 수단에 제어 신호를 인가하기 위해 상기 승수 오퍼런드 저장 수단에 결합되고 상기 승수 오퍼런드에 응답하고, 상기 관련된 캐리/세이브 가산기 수단의 상기 프로세싱 연산을 결정하고, 각각 상기 제어 신호가 상기 관련된 캐리/세이브 가산기 수단에서의 감산 프로세싱 연산을 하게할 때 정(+) 논리 신호를 발생시키는 다수의 엔코딩 수단, 및 최종 캐리/세이브 가산기 수단으로부터의 신호들을 결합하기 위한 결합 수단으로 구성되고, 상기 프로세스된 오퍼런드가 상기 다음의 이전 캐리/세이브 가산기 단과 상기 캐리/세이브 가산기 단사이의 미리설정된 양으로 쉬프트되고, 상기 정(+)논리 신호가 선정된 위치에서 제1 캐리/세이브 가산기 단에 들어가고 상기 제1 캐리/세이브 가산기 수단내의 상기 피승수 오퍼런드와 결합되는 것을 특징으로 하는 승산기 유니트.
  2. 제1항에 있어서, 상기 선정된 위치가 캐리/세이브 가산기 단들사이의 전달중에 상기 프로세스된 오퍼런드를 쉬프트하기 전에 상기 정(+)논리 신호와 관련된 제어 신호들을 수신하는 캐리/세이브 가산기 수단의 최소 유효 비트 위치의 위치인 것을 특징으로 하는 승산기 유니트.
  3. 제2항에 있어서, 상기 캐리/세이브 가산기 수단에 의해 감산 프로세싱 연산을 하게하는 제어 신호가 1의 보수 프로세싱 연산을 하게 하는 것을 특징으로 하는 승산기 유니트.
  4. 제3항에 있어서, 상기 정(+)논리 신호가 상기 1의 보수 프로세싱 연산이 2의 보수 프로세싱 연산을 제공하게 하기 위한 논리 신호인 것을 특징으로 하는 승산기 유니트.
  5. 제4항에 있어서, 각각 캐리/세이브 가산기 수단중의 하나에 관련되고, 각각 다음의 선행 캐리/세이브 가산기 수단의 최소 유효 비트 위치 셀로부터 신호를 수신하는 다수의 최소 유효 셀을 포함하고, 상기 선정된 위치가 관련된 최소 유효셀의 위치에 의해 결정되는 것을 특징으로 하는 승산기 유니트.
  6. 승수 오퍼런드로 피승수 오퍼런드를 승산하기 위한 승산기 유니트내에서 변형된 부스 알고리즘을 실행하는 방법에 있어서, 상기 승산기 유니트가 순차적으로 배열된 다수의 캐리/세이브 가산기 단들을 갖고 있고, 각각의 상기 캐리/세이브 단이 캐리/세이브 가산기 유니트의 어레이를 포함하고, 상기 방법이 상기 캐리/세이브 가산기 단들의 각각을 위한 제어 신호를 얻기 위해서 승수 오퍼런드를 재부호화하는 단계, 상기 각각의 캐리/세이브 가산기 단에 의해 제어 신호에 응답하여 상기 피승수 오퍼런드에 순차적인 프로세싱 연산을 수행하는 단계, 상기 프로세싱 연산이, 미리 설정된 수의 비트 위치의 상기 피승수 오퍼런드에 관련하여 쉬프트되는 다음의 선행 캐리/세이브 가산기 단으로부터의 오퍼런드로 수행되는 상기 피승수 오퍼런드를 결합하는 단계, 상기 재부호화 단계로부터의 상기 제어 신호가 감산 연산이 관련된 캐리/세이브 가산기 단에 의해 수행되는 것을 표시할 때, 정(+)논리 신호를 발생하는 단계, 상기 정(+)논리 신호를 선정된 위치의 제1 캐리/세이브 가산기 단내의 프로세스된 피승수 오퍼런드에 가산하는 단계, 및 상기 정(+)논리 신호와 관련된 제어 신호를 수신하는 캐리/세이브 가산기 단에 인가된 상기 제어 신호에 응답하여 피승수 오퍼런드에 1의 보수 프로세싱 연산을 수행시키는 단계, 및 결과 오퍼런드를 제공하기 위해서 최종 캐리/세이브 가산기 단으로부터 논리 신호를 결합하는 단계들을 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 정(+)논리 신호의 상기 가산 단계 및 1의 보수 수행 단계가 2의 보수 연산을 제공하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 재부호화 단계가 선택된 승수 오퍼런드 비트 위치 신호에 응답하여 상기 제어 신호들을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 정(+)논리 신호 가산 단계가 프로세스된 오퍼런드의 쉬프팅에 앞서 상기 1의 보수 프로세싱 연산을 수행하는 상기 캐리/세이브 가산기 단의 최소 유효 위치와 균등한 상기 제1 캐리/세이브 가산기 단의 비트 위치내에 상기 정(+) 논리 신호를 들여 보내는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서, SUM 신호 입력 단자 및 상기 캐리/세이브 가산기 유니트의 CARRY 신호 입력 단자중의 한 단자로부터 선택된 단자에 의해 상기 제1 캐리/세이브 가산기 단내의 상기 선정된 비트 위치에 관련된 캐리/세이브 가산기 유니트 내에 상기 정(+)논리 신호를 들여보내는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 변형된 부스 알고리즘을 사용하여 승산 연산을 실행하기 위한 장치에 있어서, 상기 장치가 승수 오퍼런드를 저장하기 위한 제1 저장 수단, 피승수 오퍼런드를 저장하기 위한 제2 저장 수단, 등급이 매겨진 다수의 캐리/세이브 가산기 단, 각각이 하나의 캐리/세이브 가산기 단에 결합되고 상기 제1 저장 수단에 결합된 다수의 엔코딩 수단, 및 결과 오퍼런드를 제공하기 위해서 최종 캐리/세이브 가산기 단으로부터 신호를 결합하기 위한 수단으로 구성되고, 상기 캐리/세이브 가산기 단의 각각이 상기 피승수 오퍼런드를 수신하고, 캐리/세이브 가산기 셀의 어레이를 포함하여, 상기 피승수 오퍼런드에 프로세싱 연산의 시퀀스 중의한 시퀀스를 수행시키고, 프로세스된 피승수 오퍼런드 및 다음의 선행 캐리/세이브 가산기 단으로부터 출력 오퍼런드를 결합하며, 상기 출력 오퍼런드의 각각이 다음의 순차 캐리/세이브 가산기 단에 인가될 때 미리설정된 수의 비트 위치로 쉬프트되고, 상기 엔코딩 수단이 제어 신호를 상기 결합된 캐리/세이브 가산기 단에 인가하고, 상기 제어 신호가 상기 결합된 캐리/세이브 가산기 단내에 들어간 상기 피승수 오퍼런드상의 상기 프로세싱 연산을 결정하고, 상기 제어 신호가 상기 승수 오퍼런드의 선택된 신호 그룹에 의해 결정되고, 상기 엔코딩 수단이 미리 선택된 승수 오퍼런드 신호 그룹에 응답하여 제1 캐리/세이브 가산기 단의 선택된 위치로 논리 신호를 인가하고, 상기 미리 선택된 신호 그룹이 상기 피승수 오퍼런드상의 상기 결합된 캐리/세이브 가산기 단에 의해 감산 연산을 확인하는 것을 특징으로 하는 장치.
  12. 제11항에 있어서, 상기 미리선택된 승수 오퍼런드 신호 그룹이 1의 보수 프로세싱 연산이 결합된 캐리/세이브 가산기 단에 의해 수행되게 하는 것을 특징으로 하는 장치.
  13. 제12항에 있어서, 상기 제1 캐리/세이브 가산기 유니트내의 상기 논리 신호를 조합하는 것이 상기 1의 보수 피승수 프로세싱 연산을 2의 보수 피승수 프로세싱 연산으로 변환시키는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 선택된 위치가 상기 캐리/세이브 가산기 단들 사이의 출력 연산의 쉬프팅에 앞서 캐리/세이브 가산기 단의 최소 유효 비트 위치에 의해 결정되는 것을 특징으로 하는 장치.
  15. 제14항에 있어서, 캐리/세이브 가산기 단으로부터의 출력 신호가 각각의 비트 위치에 관련된 SUM 신호 및 CARRY 신호를 포함하는 것을 특징으로 하는 장치.
  16. 제15항에 있어서, 각각의 캐리/세이브 가산기 단에 관련된 최소 유효 셀을 포함하고, 상기 최소 유효 셀이 다음의 선행 캐리/세이브 가산기 단의 최소한의 유효 비트로 부터의 쉬프트된 SUM 신호, 다음의 이전 캐리/세이브 가산기 단으로 부터의 최소한 한개의 쉬프트된 CARRY 신호, 및 다음의 이전 최소 유효셀로 부터의 오버플로우 신호를 결합시키는 것을 특징으로 하는 장치.
  17. 제16항에 있어서, 상기 승산 연산 실행 장치가 2비트 퇴거 부스 알고리즘을 실행하고, SUM 신호가 한 캐리/세이브 가산기 단으로 부터 다음의 연속 캐리/세이브 가산기 단까지 2개의 최소 유효 위치로 쉬프트되고, CARRY 신호가 한 캐리/세이브 가산기 단으로 부터 제2 캐리/세이브 가산기 단까지 1개의 최소 유효 위치로 쉬프트되는 것을 특징으로 하는 장치.
  18. 제17항에 있어서, 상기 최소 유효셀이 2비트 가산기 유니트인 것을 특징으로 하는 장치.
  19. 제18항에 있어서, 최종 캐리/세이브 가산기 단 및 최종 유효 셀로 부터의 신호들을 최종 결과 오퍼런드에 결합시키기 위한 수단을 포함하는 것을 특징으로 하는 장치.
  20. 제19항에 있어서, 엔코딩 수단이 승수 오퍼런드의 미리 설정한 3비트 신호에 응답하는 것을 특징으로 하는 장치.
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