KR900010545A - 연산장치와 연산방법 - Google Patents

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Abstract

내용 없음

Description

연산장치와 연산방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 감산시프트형 연산장치를 나타낸 도면, 제2도 (A) 내지 제2도 (D)는 제1도에 도시된 감산시프트형 연산장치의 처리작용을 설명하는 플로우차트, 제3도 (A)와 제3도 (B)는 본 발명의 제1실시예에 관한 몫비트판 정테이블을 나타낸 도면.

Claims (21)

  1. 피제수와 제산동작의 중간결과에 대응하는 수치가 순차적으로 격납되는 피제수메모리수단과, 상기 피제수의 부호비트가 격납되는 제1부호 비트격납수단, 상기 피제수메모리수단의 수치를 1비트상위비트측으로 시프트시키는 제1시프트수단, 제수가 격납되는 제수메모리수단, 상기 제수의 부호비트가 격납되는 제2부호비트격납수단, 상기 제수메모리수단의 제수를 상기 제수메모리수단의 제수비트수와 상기 피제수메모리수단의 피제수비트수사이의 차이만큼 상위비트측으로 시프트시키는 제2시프트수단, 상기 제1부호비트격납수단의 값이 상기 제2부호비트격납수단의 값과 동일한 경우 상기 제1시프트수단의 출력과 상기 제2시프트수단의 출력을 감산처리하는 반면, 상기 제1부호비트격납수단의 값과 상기 제2부호비트격납수단의 값이 다른 경우에는 상기 제1시프트수단의 출력과 상기 제2시프트수단의 출력을 가산처리하는 연산수단, 이 연산수단에 의한 연산결과가 "0"인지의 여부, 캐리 또는 차용이 있는지의 여부를 판정해서 상기 제1부호비트격납수단에 격납된 부호비트값을 기초로 몫비트값을 구해내는 몫 산출수단, 이 몫산출수단에 의해 산출되는 몫비트가 제1값인 경우 상기 연산수단의 연산결과를 선택해서 상기 피제수메모리수단에 격납시키는 반면, 상기 몫산출수단에 의해 산출되는 몫비트가 제2값인 경우 상기 제1시프트수단의 출력을 선택하여 상기 피제수메모리수단에 격납시키는 셀렉트수단 및, 상기 연산수단에 의한 연산이 소정횟수만큼 수행되도록 상기 각 수단을 제어하는 제어수단을 구비하여 구성된 것을 특징으로 하는 연산장치.
  2. 제1항에 있어서, 상기 피제수메모리수단은 초기치로서 32비트피제수가 격납된 다음, 연산처리의 중간결과가 순차로 격납되고, 부호부가제산처리에 수반되는 경우 상기 격납된 피제수를 격납하게 되는 피제수레지스터가 포함되어 구성된 것을 특징으로 하는 연산장치.
  3. 제1항에 있어서, 상기 제1부호비트격납수단은 부호화피제수의 부호비트를 격납하는 부호비트레지스트를포함하는 구성된 것을 특징으로 하는 연산장치.
  4. 제1항에 있어서, 상기 제2비트격납수단은 부호화제수의 부호비트가 격납되는 부호비트레지스터를 포함하여 구성된 것을 특징으로 하는 연산장치.
  5. 제1항에 있어서, 상기 제1시프트수단은 상기 피제수레지스터의 값을 1비트상위비트측으로 시프트시킴과 더불어, 상기 피제수레지스터의 값을 그대로 통과시키는 시프터로 구성된 것을 특징으로 하는 연산장치.
  6. 제1항에 있어서, 상기 제2시프트수단은 상기 제수메모리수단의 소정비트수의 제수를 상기 피제수의 비트수와 제수의 비트수사이의 차이에 대응하는 비트수만큼 상위비트측으로 시프트시키는 시프터로 구성된 것을 특징으로 하는 연산장치.
  7. 제1항에 있어서, 상기 제수메모리수단은 소정비트의 제수를 격납하면서, 상기 제수가 부호화되는 경우에는 부호화제수로써 격납하게 되는 제수레지스터로 구성된 것을 특징으로 하는 연산장치.
  8. 제1항에 있어서, 상기 연산수단은 상기 제2시프트수단의 출력을 보수화하는 보수기와, 제1및 제2포트에 상기 제1시프트수단의 소정비트수출력과 상기 보수기의 소정비트의 출력을 입력받아 이들 출력을 연산하는 가산기로 구성된 것을 특징으로 하는 연산장치.
  9. 제1항에 있어서, 상기 몫산출수단은 "가산동작의 결과=0"을 나타내는 제로플래그와, 캐리의 발생여부를 나타내는 신호, 상기 제1및 제2부호비트격납수단의 부호비트, 상기 제1시프트수단의 오버플로우출력을 인가받아 이들 입력신호정보를 기초로 몫비트를 결정하는 한편 그 몫비트를 상기 제1시프트수단으로 1비트씩 시프트시키고, 상기 가산결과가 "0"으로 되면 1로 설정되는 ALZERO플래그를 격납하는 플래그격납 수단과 배타적 OR게이트를 포함하여 구성된 것을 특징으로 하는 연산장치.
  10. 제1항에 있어서, 상기 선택수단은 상기 연산수단은 상기 연산수단의 출력과, 상기 제1시프트수단의 출력중에서 하나를 선택하여 상기 피제수격납수단에 격납시키도록 된 것을 특징으로 하는 연산장치.
  11. 제1항에 있어서, 상기 제어수단은 다수의 레지스터와, 내부버스, 레지스터와 레지스터사이의 통로와 같은 회로수단과, 상기 제어수단과 회로수단을 제어하여 반복형태로 가산 또는 감산동작을 수행하는 제어프로그램을 포함하는 마이크로프로세스를 갖춘 제어회로로 구성된 것을 특징으로 하는 연산장치.
  12. 제1입력값으로서 부호화피제수 또는 연산의 중간결과와, 제2입력값으로서 상기 피제수의 비트수와 제수의 비트수사이의 차이에 대응하는 비트수만큼 상기 제수를 상위비트측으로 시프트시킴에 따라 얻어지는 다른 값을 인가받아서, 상기 피제수의 부호가 상기 제수의 부호와 동일한 경우 상기 제1값과 제2입력값에 대해 감산 처리를 수행하는 반면, 상기 피제수와 제수의 부호가 상호 다른 경우 상기 제1입력값과 제2입력값을 가산처리하여 상기 감산 또는 가산동작의 결과 "0"인 경우, 캐리 또는 차용이 발생된 경우 상기 피제수의 부호를 기초로 몫비트를 산출해내는 단계와, 상기 제1입력값의 초기치로서 피제수를 공급하여 산출된 몫비트가 제1값인 경우 상기 연산동작의 결과를 1비트상위비트측으로 시프트시킴으로써 제1입력값으로서의 값을 얻어내게 되고, 상기 산출된 몫비트가 제2값인 경우 제1입력값을 1비트상위비트측으로 시프트시킴으로써 얻어내어, 반복연산단계에 의해 상기 부호화된 피제수와 부호화제수사이에서 몫과 나머지를 산출하는 제산동작이 포함된 연산을 수행하는 단계로 구성된 것을 특징으로 하는 연산방법.
  13. 부호비트의 최상위유효비트에 의해 피제수와 제수사이에서 제산동작을 수행하는 제산장치를 포함한 연산장치에 있어서, 상기 피제수와 제수의 부호가 동일한지 여부를 판별하기 위한 부호판별수단과, 몫의 최상위 유효비트를 산출하기 위한 제1사이클과 몫의 최상위유효비트이외의 비트를 산출하기 위한 제2사이클을 판정하는 사이클판정수단, 산출된 몫비트가 음수인지 여부를 판정하는 비트판정수단, 상기 부호판정수단이 상기 피제수와 제수의 부호가 동일하다고 판정하는 경우와, 상기 사이클판정수단이 제1사이클이라고 판정하는 경우, 상기 비트판정수단이 몫의 비트가 음수임을 판정하는 경우 제산처리에서 오버플로우가 있음을 판정하는 반면, 상기 부호판정수단이 피제수와 제수의 부호가 동일하지 않다고 판정하는 경우, 상기 사이클판정수단이제2사이클을 판정하는 경우, 상기 비트판정수단에 의해 몫의 비트가 음수이면서 이미 구해진 몫의 최상위유효비트가 부수임을 판정하는 경우에 상기 제산에서의 오버플로우가 있음을 판정하는 오버플로우판정수단 및, 상기 각 수단을 관리하여 연산처리의 절차를 제어하는 연산제어수단을 구비하여 구성된 것을 특징으로 하는 연산장치.
  14. 제1항에 있어서, 상기 부호판정수단은 상기 피제수와 제수의 부호가 상호 동일한지 여부를 판정하기 위한 배타적 OR게이트로 구성된 것을 특징으로 하는 연산장치.
  15. 제3항에 있어서, 상기 사이클판정수단은 소프트웨어프로그램이 격납된 독출전용메모리(ROM)을 포함하여 구성되어, 상기 연산처리가 몫을 산출하기 위한 반복연산사이클인지 또는 카운터의 내용을 참조하여 몫비트에 이어지는 최상위유효 비트를 산출하는 사이클인지를 판정하여 반복연산횟수를 설정하도록 된 것을 특징으로 하는 연산장치.
  16. 제13항에 있어서, 상기 부호판정수단은 몫비트가 양 또는 음인지를 판별하기 위한 소프트웨어프로그램이 격납되는 ROM으로 구성되어, 상기 몫산출수단에 의해 수행되는 감산처리에서 차용이 발생되는 경우 상기 몫비트가 "0"으로 설정되는 반면 감산처리의 결과가 "0"으로 되는 경우라던지 상기 감산처리에서 차용이 발생되지 않는 경우 몫비트가 "1"로 설정되는 것을 특징으로 하는 연산장치.
  17. 제13항에 있어서, 상기 오버플로우판정수단은 제1-제3오버플로우판정은 수행하기 위한 소프트웨어프로그램이 격납되는 ROM을 포함하여 구성되고, 상기 제1오버플로우판정은 상위비트측을 16비트 시프트된 제수의 절대치를 피제수의 절대치로 부터 감산하고, 이 감산동작의 결과가 "0"이거나 차용이 발생되지 않는 경우 제산동작의 오버플로우가 있음을 판정하여 제산동작을 정지시킴으로써 수행되고, 상기 제2오버플로우판정은 피제수와 제수의 부호가 몫산출회로에 유지된 다음 감산동작시 연산장치에 의해 몫의 최상위유효비트를 산출해내어, 이 산출된 몫의 최상위유효비트가 "1"이면서 피제수와 제수의 부호가 상호 동일한지를 판정하여 제산동작을 정지시킴으로써 수행되며, 상기 제3오버플로우판정은 몫의 최상위유효비트가 "0"이거나 상기 피제수와 제수의 부호가 상호 다르면, 몫비트에 계속되는 몫의 최상위유효비트를 산출해 내어, 이 산출된 몫비트가 "1"인 경우, 몫의 최상위유효비트가 "1"인 경우 피제수와 제수의 부호가 상호 다른 경우 제산동작의 오버플로우를 판정하여 제산동작을 정지시킴으로써 수행되는 것을 특징으로 하는 연산장치.
  18. 제13항에 있어서, 상기 연산제어수단은 멀티플레서와 다수의 레지스터를 갖추어 구성되어 있으면서, 상기 사이클판정수단에 의한 판정결과에 따라 상기 멀티플렉서와 레지스터가 제어되어 연산이 실행되도록 하는 반면, 상기 오버플로우판정수단이 제산동작의 오버플로우를 검출한 경우 연산동작을 정지시키게 되고, 이 연산제어수단이 내부버스와 레지스터 사이의 통및 범용레지스터를 더 구비하여 구성된 것을 특징으로 하는 연산장치.
  19. 제13항에 있어서, 상기 연산제어수단은 감산처리시 연산처리를 실행하기 위한 연산장치로 부터 인가되는 연산정보를 기초로 몫을 산출해내는 형태의 몫산출회로가 더 포함되고, 이 몫산출회로는 차용이 발생되면 몫비트를 "0"으로 설정하는 반면 감산처리의 결과가 "0"이거나 감산처리에서 차용이 발생되지 않으면 몫비트를 "1"로 설정하여, 감산처리도중에 차용이 발생되지 않는 경우 소정횟수의 감산처리를 반복하여 몫을 산출해낸 다음 산출된 몫의 소정비트를 그 몫산출회로에 결합된 레지스터에 전송하고, 산출된 몫비트가 "0" 또는 "1"인 것을 나타내는 정보를 상기 비트판정수단에 공급해주며, 상기 배타적 OR게이트를 사용하여 피제수와 제수의 부호가 동일한 여부를 판별해서 그 판별결과를 상기 비트판정수단에 인가해주도록 된 것을 특징으로 하는 연산장치.
  20. 제13항에 있어서, 상기 연산제어수단은 소프트웨어프로그램을 격납하여 감산동작시 연산장치의 연산동작과 상기 몫 산출회로의 몫 산출동작을 제어하고, 상기 오버플로우판별수단에 의해 오버플로우의 판정 및 상기 몫산출회로에 의해 산출된 몫의 최상위유효비트의 상태를 나타내는 프리오버플로우 "PO플래그"의 판정에 응답해서 제산동작을 정지시키는 소프트웨어프로그램을 격납하는 독출 전용메모리(ROM)을 구비하여 구성된 것을 특징으로 하는 연산장치.
  21. 부호화비트로서의 최상위유효비트에 의한 피제수와 제수의 제산동작을 포함한 연산을 수행하기 위한 연산방법에 있어서, (a) 상기 피제수와 제수의 부호가 동일한지 여부를 판정하는 단계와, (b) 몫의 최상위유효비트를 산출하기 위한 제1연산사이클 또는 몫의 최상위유효비트이외의 비트를 산출하기 위한 제2연산사이클을 판정해내는 단계, (c) 산출된 몫의 비트가 부수인가의 여부를 판정하는 단계, (d) 상기 피제수와 제수의 부호가 부호판정단계(c)에서 동일하다고 판정되는 경우, 상기 사이클판정단계(b)에서 제1연산사이클이 판별되는 경우, 상기 비트판정단계(c)에서 몫의 비트가 음수를 나타내는 경우 제산동작의 오버플로우를 판정해내는 한편, 상기 부호판정단계(c)에서 상기 피제수와 제수의 부호가 다르다고 판정되는 경우, 상기 사이클판정단계(c)에서 제2연산사이클이 판정되는 경우, 상기 비트판정단계(c)에서 몫의 비트가 부수라고 판정되는 경우, 상기 산출된 몫의 최상위유효비트가 부수라고 판정되는 경우에 제산동작의 오버플로우를 판정해내는 단계 및,(e) 상기 각 단계의 결과에 관련되는 연산처리의 절차를 제어하는 단계로 구성된 것을 특징으로 하는 연산방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04172526A (ja) * 1990-11-07 1992-06-19 Toshiba Corp 浮動小数点除算器
JP2984463B2 (ja) * 1991-06-24 1999-11-29 株式会社日立製作所 マイクロコンピュータ
GB2266607A (en) * 1992-04-27 1993-11-03 Intel Corp Preventing operations which cause overflow in an arithmetic and logic unit
EP0593073A1 (en) * 1992-10-16 1994-04-20 Matsushita Electric Industrial Co., Ltd. A processor incorporating shifters
JP2803506B2 (ja) * 1992-12-25 1998-09-24 三菱電機株式会社 除算器
US5689721A (en) * 1993-05-18 1997-11-18 Cyrix Corporation Detecting overflow conditions for negative quotients in nonrestoring two's complement division
JPH0721012A (ja) * 1993-07-02 1995-01-24 Fujitsu Ltd 割り算器
US5426600A (en) * 1993-09-27 1995-06-20 Hitachi America, Ltd. Double precision division circuit and method for digital signal processor
US5493523A (en) * 1993-12-15 1996-02-20 Silicon Graphics, Inc. Mechanism and method for integer divide involving pre-alignment of the divisor relative to the dividend
US7516172B1 (en) * 1994-01-26 2009-04-07 United Microelectronics Corp. Method for finding quotient in a digital system
US5517439A (en) * 1994-02-14 1996-05-14 Matsushita Electric Industrial Co., Ltd. Arithmetic unit for executing division
US5574677A (en) * 1994-11-23 1996-11-12 Exponential Technology, Inc. Adaptive non-restoring integer divide apparatus with integrated overflow detect
US5754460A (en) * 1995-05-26 1998-05-19 National Semiconductor Corporation Method for performing signed division
US5675528A (en) * 1995-06-16 1997-10-07 Cyrix Corporation Early detection of overflow and exceptional quotient/remainder pairs for nonrestoring twos complement division
US5615113A (en) * 1995-06-16 1997-03-25 Cyrix Corporation Early signaling of no-overflow for nonrestoring twos complement division
KR0154791B1 (ko) * 1995-10-31 1998-11-16 김광호 병렬처리용 나눗셈회로
US5805489A (en) * 1996-05-07 1998-09-08 Lucent Technologies Inc. Digital microprocessor device having variable-delay division hardware
GB2341950B (en) * 1998-06-10 2003-03-12 Lsi Logic Corp Digital processing
JP2000347836A (ja) * 1999-06-04 2000-12-15 Sony Corp 高次基数除算器およびその方法
JP3886870B2 (ja) 2002-09-06 2007-02-28 株式会社ルネサステクノロジ データ処理装置
NZ524378A (en) * 2003-02-24 2004-12-24 Tait Electronics Ltd Binary shift and subtract divider for phase lock loops
TW200540698A (en) * 2004-06-15 2005-12-16 Tatung Co Ltd Addressing type asynchronous divider
KR100901478B1 (ko) * 2006-12-07 2009-06-08 한국전자통신연구원 나눗셈기의 평균값 출력 장치 및 출력 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534455B2 (ko) * 1974-05-31 1980-09-06
JPS63245518A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 除算演算装置
US4872214A (en) * 1988-04-01 1989-10-03 Digital Equipment Corporation Method and apparatus for high performance division

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Publication number Publication date
US5097435A (en) 1992-03-17
KR0169264B1 (ko) 1999-01-15

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