CN1109963C - 一种并行处理除法电路 - Google Patents
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Abstract
一种并行处理除法电路，其接收被除数数据，大于该被除数数据的除数数据、一起始信号和一复位信号，并输出其商数。其包括一时间控制电路；一数据寄存器；一数据选择电路；一减法器，其执行减法计算，并输出减法结果数据和表明出现的减法结果是否溢出的一输出进位。一控制信号产生电路，当该时间控制信号和该控制数据及输出进位均具有一高逻辑电平值时输出一具有高逻辑电平值的选择控制信号。以及，一结果数据产生电路。
Description
本发明涉及一种并行处理除法电路，特别涉及由于被除数小于除数而使得商数小于1的一种并行处理除法电路。
通常，计算机器使用软件去执行加、减、乘和除计算，这是由于虽然使用硬件计算比使用软件计算要快，但要构成一使用硬件的机器却相当复杂。用来执行其商数为小于1的值的除法-数字电路尤其复杂。
本发明的目的是提供一种执行除法的简单的并行处理电路，这种电路由硬件构成并被设计成执行商数小于1(即被除数小于除数)的除法计算。
为了实现上述目的本发明提供了一种并行处理除法电路其接收被除数数据、大于被除数数据的除数数据、一起始信号和一复位信号，并输出商数。
该电路包括：一时间控制电路，该时间控制电路接收该起始信号和一时钟信号并输出一时间控制信号，该时间控制信号控制输出结果数据的时间。
一数据寄存器，其接收该除数数据并输出除数存贮数据，该除数存贮数据与该除数数据反相并且按照起始信号而与该时钟信号同步；
一数据选择电路，其接收被除数数据、起始信号和时钟信号，并选择被除数数据或选择根据该起始信号左移一比特的现有选择的数据，或从被左移一比特的现有选择的数据减去除数数据的数据，并且随后输出选择的数据和控制数据；
一减法器，其接收该除数存贮数据和该选择数据以执行减法计算，并输出减法结果数据和一表明作为减法的一结果是否出现溢出的输出进位。
一控制信号产生电路，其接收该时间控制信号、该控制数据和输出进位，并且当该时间控制信号具有一高逻辑电平值和当该控制数据和该输出进位之一具有一高逻辑电平值时输出一具有一高逻辑电平值的选择控制信号。
一结果数据产生电路，其接收该时间控制信号，选择控制信号，根据该时间控制信号与该时钟信号同步，存贮该选择控制信号并通过一比特一比特地将该选择控制信号左移而输出数据。
本发明能够实现一种由硬件构成的执行除法的简单并行处理电路，这种电路能够执行商数小于1(即被除数小于除数)的除法计算，并且，其相关误差得到了改善。
参照附图对本发明的最佳实施例进一步作出详细说明：
图1是说明本发明的并行处理除法电路的一最佳实施例的框图；
图2是说明由图1所示本发明的该实施例所使用的并行处理除法电路的一时间控制电路100的框图；
图3是说明由图1所示本发明的该实施例所使用的并行处理除法电路的一锁存电路；
图4是说明由图1所示本发明的该实施例所使用的并行处理除法电路的一数据寄存器；
图5是说明由图1所示本发明的该实施例所使用的并行处理除法电路的一数据选择电路；
图6A和6B共同构成一说明由图1所示本发明的该实施例所使用的并行处理除法电路的一结果数据产生电路的电路；和
图7是说明由图1所示的本发明该实施例所使用的并行处理除法电路的操作定时的图。
图1是说明本发明的并行处理除法电路的方框图。如图1所示，最佳并行处理除法电路包括有一接收复位信号RSB、起始信号S和时钟信号CK的时间控制电路100。该时间控制电路输出一时间控制信号TL以控制输出除法结果数据的时间；
一数据寄存器200接收除数数据BDAT<8:0>、起始信号S和时钟信号CK，并且按照起始信号与时钟信号CK同步输出与除数数据BDAT<8:0>反相的除数存贮数据REG<8:0>；
一数据选择电路300接收被除数数据ADAT<8>、减法输出数据S<8:0>、起始信号S和时钟信号CK，和选择等于被除数数据ADAT<8:0>的数据或选择按照该起始信号S被左移一位的在前已有的减法输出数据，并输出一选择数据ACC<8:0>和控制数据ACC<9>。
一减法器400，其接收来自数据寄存器200的除数存贮数据REG<8:0>和来自数据选择电路300的选择数据ACC<8:0>，以执行减法计算并输出减法结果数据S<8:0>和输出进位S<9>；
一控制信号产生电路500，其接收一时间控制信号TL、来自数据选择器300的控制数据ACC<9>和来自减法器400的输出进位S<9>，并且当时间控制信号TL具有一高逻辑电平和当控制数据ACC<9>或输出进位S<9>具有一高逻辑电平时输出一具有高逻辑电平的选择控制信号SC；
一结果数据产生电路600，其接收该时间控制信号TL、选择控制信号SC和时钟信号CK，按照该时间控制信号TL与时钟信号CK相同步，存贮将其左移一位的选择控制信号SC并输出结果数据QUO<8:0>。
图2是说明本发明并行处理除法电路的时间控制电路100的框图。如图2所示，该时间控制电路100包括一根据时钟信号CK向下递增计数的递降计数器(down-counter)110。
当该递降计数器110具有一固定值的输出时，通过对该值的检测，检测器120输出一第一复位信号FR。
一锁存电路130，其接收一复位信号RSB、一起始信号S和该第一复位信号FR。这个锁存电路130被设置得在当复位信号RSB或第一复位信号FR有效时输出一低逻辑电平，而当该起动信号S有效时输出一高逻辑电平。
一触发器，其接收该锁存器130的输出和时钟信号CK并且与该时钟信号CK同步地输出一时间控制信号TL。
该时间控制信号TL被连接到递降计数器110的复位支路RB并且当该时间控制信号TL具有低逻辑电平值时导致该递降计数器复位。
检测器120可以由一“与非”电路构成。由于如图1所示的本发明并行处理除法电路中该除数数据具有9比特，所以该检测器120检测自递降计数器110输出的值并当该输出等于十进制值10时输出一低逻辑电平值。
如图3所示，该锁存电路130具有一含有第一、第二和第三输入端的第一“或非”门131以及含有第一和第二输入端的第二“或非”门132。该第一“或非”门131的第一输入端连接有一与复位信号RSB反相的信号。该第一“或非”门131的第二输入端连接有第一复位信号FR。该第一“或非”门131的第三输入端与第二“或非”门132的输出相连。该第二“或非”门132的第一输入端被连接到第一“或非”门131的输出端，并且第二“或非”门132的第二输入端接有一起始信号S。
图4示出了本发明的并行处理除法电路的一数据寄存器。该数据寄存器200包括有反相器240用来接收除数数据BDAT<8:0>的几位比特数据和起始信号S和将它们反相并输出。每个寄存器210、220、230分别包括有一除数数据逻辑250、一时钟分支C、一输出分支D、一复位分支R、一第一输出Q和具有与第一输出Q反相的第二输出QB的触发器。
除数数据逻辑250包括有第一和第二“与”门251、252和具有第一及第二输入端的第三“或非”门253。第一“与”门251的第一输入端接有起始信号S，而第一“与”门251的第二输入端与除数数据BDAT<8:0>的一比特相连。第二“与”门252的第一输入端连接到反相器240的输出，并且第二“与”门252的第二输入端与触发器260的第二输出端QB相连接。第三“或非”门253的第一输入端与第一“与”门251的输出端相连接，并且第三“或非”门253的第二输入端连接到第二“与”门252的输出端。
图5示出了本发明的并行处理除法电路的一数据选择电路300。该数据选择电路包括有接收一起始信号S和一选择控制信号SC并输出一选择控制信号SP的一选择控制信号产生电路340。
提供有选择寄存器310、320、330，以使其具有比被除数数据ADAT<8:0>的比特数要多1的选择寄存器。该选择寄存器输出选择数据ACC<8:0>和控制数据ACC<9>。
该选择控制产生电路340包括有第一和第二反相器341、342和第三及第四“与”门343、344。第一反相器341接收起始信号S并输出其反相信号。第二反相器342接收选择控制信号SC，将其反相并输出一移位控制信号SH。第三“与”门343在来自第一和第二反相器的输出信号之间执行一逻辑“与”操作并输出一第一控制信号SHF。第四“与”门344在第一反相器341的输出和选择控制信号SC之间执行逻辑“与”操作，并且输出一第二控制信号SP。
每个选择寄存器310、320、330分别具有一被除数数据逻辑310a、320a、330a和具有一时钟分支C、一输入分支D、一复位分支R及一输出分支Q的触发器310b、320b、330b。该时钟分支C和复位分支R分别连接到时钟信号CK及复位信号RSB。
各个触发器310b、320b、330b的输入分支D与被除数逻辑310a、320a、330a的各个输出端相连接。各自的触发器的输出分支Q被输出到相继的被除数数据逻辑。
该被除数数据逻辑310a是由在起始信号和最低数据比特ADAT<0>之间执行逻辑“与”功能的一“与”门构成的。
最后的被除数数据逻辑330a包括有接收来自前面最接近它的触发器的输出分支Q和第一控制信号SHF并且在这两个信号之间执行逻辑“与非”操作的第一“与非”门331。还提供有接收来自减法器400的减法结果数据S<8:0>的最高比特S<8>和第二控制信号SP并在这两个信号之间执行逻辑“与非”操作的第二“与非”门332。一第三“与非”门333其接收第一和第二“与非”门331、332的输出并对该信号执行逻辑“与非”操作。
其余的被除数数据逻辑每一个具有一接收来自触发器的在先分支的输出Q和第一控制信号SHF并在这两个信号之间执行逻辑“与非”操作的“与非”门321。一“与”门322，其接收来自减法器400的减法结果数据S<0>-S<7>但不是最高比特S<8>和第二控制信号SP并且对这两个信号执行逻辑“与”操作。
另一个“与”门323，其接收起始信号S和被除数数据ADAT<1>-ADAT<8>的一比特但不是最低比特ADAT<0>，并且对这两个信号执行逻辑“与”操作。一“或非”门324接收“与”门322、323的输出，并且对它们执行逻辑“或非”操作。一“与非”门325接收自“与非”门321和“或非”门324的输出并对这些信号执行逻辑“与非”操作。
图6A和6B表明了在图1所示本发明的实施例中所使用的一结果数据产生电路600的一个实施例。该结果数据产生电路600包括：一反相器601，其接收时间控制信号TL，对其反相，并输出一反相的控制信号ITL。
该结果数据产生电路600还包括：分别具有结果数据逻辑610a-690a和触发器601b-690b的多个结果数据寄存器610-690，其中每个触发器具有一时钟分支C，一输入分支D、一复位分支R和一输出分支Q。
该触发器的输出Q形成结果数据QUO<8:0>。每个触发器的输入分支D被连接到它的各个结果数据逻辑610a-690a。该复位分支R和时钟分支C分别连接到复位信号RSB和时钟信号CK。
该第一结果数据寄存器610的结果数据逻辑610a包括有一“与”门611，其接收输入的选择控制信号SC和时间控制信号TL并对这两个输入信号执行逻辑“与”操作。
该结果数据逻辑610a进一步包括有接收该反相时间控制信号ITL和触发器610b的输出QUO<2>作为输入并对这二个信号执行逻辑“与”操作的“与”门612。一接收“与”门611、612的输出并对这二个信号执行逻辑“或非”操作的“或非”门613。
除了输入到“与”门621-691的是来自相邻的较低比特位上工作的结果数据逻辑的触发器的输出而不是该选择控制信号SC之外，其余结果数据寄存器620-690的每个结果数据逻辑620a-690a与第一结果数据寄存器610的结果数据逻辑610a是相同的。
在图2中所示的并行处理除法电路的时间控制电路100中，在初始时复位信号RSB具有一用来进行更新的低逻辑电平值，这样锁存电路130的输出端就可输出一低逻辑电平值，触发器140输出的时间控制信号可以是一低逻辑电平值，并且递降计数器110可以复位并输出十进制的0。
如果在一时钟信号CK被输入的一个期间内该复位信号RSB具有一高逻辑电平值并且起始信号S具有一高逻辑电平值，则该锁存电路130的输出具有一高逻辑电平值，与时钟信号CK同步的时间控制信号TL输出一高逻辑电平值，并且该递降计数器110开始计数。
如果该递降计数器110输出十进制10，则该检测器120从一高逻辑电平值变为一低逻辑电平值，这样锁存电路130将输出一低逻辑电平值，触发器140将与时钟信号CK同步并输出一低逻辑电平值，并且该递降计数器110将被复位。也就是，根据起始信号S该时间控制信号TL输出一高逻辑电平值，在具有高逻辑电平值之后与时钟信号CK相同步，并输出一低逻辑电平值。
当上述时间控制信号TL具有一高逻辑电平值时，该并行处理除法电路接收被除数数据ADA<8:0>和除数数据BAT<8:0>并输出该除法结果的结果数据QUO<8:0>。
在如图4所示的数据寄存器200中，如果复位信号RSB为低，则所有除数存贮数据REG<8:0>均被复位。如果复位信号RSB为高并且起始信号具有一高逻辑电平值，则每个寄存器210、220、230接收该除数存贮数据REG<8:0>，将其反相，与一时钟信号CK相同步并且当起始信号S为一低逻辑电平值时输出在每个寄存器210、220、230中存贮的数据。也就是，在该并行处理除法电路中，每个寄存器与时钟信号CK同步并且当一起始信号S通过一表示除法开始的除数数据BAT<8:0>被激励时接收一除数数据BAT<8:0>，并且输出除数存贮数据REG<8:0>，其是除数数据BAT<8:0>的反相数据，直至输出除法的结果数据。
在图5所示的数据选择电路中，当起始信号是一高逻辑电平值时，选择控制产生电路340输出的第一和第二控制信号SHF、SP均具有一低逻辑电平值，这样每个被除数数据逻辑310a、320a可选择一被除数数据ADA<8:0>，在该被除数数据逻辑310a、320a之中该最高比特的一被除数数据逻辑330a可输出一低逻辑电平值，作为几个触发器310b、320b的输出的一选择数据ACC<8:0>可与一时钟信号CK同步并输出ADA<8:0>，并且作为最后触发器330b的输出的一控制数据ACC<9>可输出一低逻辑电平值。
当起始信号S是一低逻辑电平值和选择控制信号SC是一高逻辑电平值时，第二选择信号SP输出一高逻辑电平值并且第一选择信号SHF输出一低逻辑电平值。这就允许该最低比特的被除数数据逻辑310a具有一低逻辑电平值，其余比特的被除数数据逻辑320a、330a选择一减法结果数据<8:0>，作为几个触发器S320b、330b的输出的一选择数据ACC<8:1>和控制数据ACC<9>与时钟信号CK同步并输出一减法结果数据S<8:0>，并且具有该最低比特的作为一选择寄存器310的输出的一选择数据ACC<0>输出一低逻辑电平值。
当起始信号S是一低逻辑电平值和选择控制信号SC是一低逻辑电平值时，作为选择控制信号产生电路的输出之一的第一控制信号SHF输出一高逻辑电平值。第二控制信号SP输出一高逻辑电平值，这样该最低比特的被除数数据逻辑310a可具有一低逻辑电平值，其它比特位的被除数数据逻辑320a、330a可选择前面分支的触发器的输出，该最低比特的选择数据ACC<0>可与时钟信号CK同步并输出一低逻辑电平值，并且作为其余比特的选择数据ACC<8:1>和控制数据ACC<9>可与时钟信号CK同步，将存贮在几个触发器310b、320b中的数据被左移一位并将它们输出。
如图1所示，减法器400接收一具有高逻辑电平值的输入进位比特、选择数据ACC<8:0>和除数存贮数据REG<8:0>，相加每个比特并且输出一表明是否产生溢出的输出进位比特S<9>。如上所述，因为除数存贮数据REG<8:0>是该除数数据BAT<8:0>的反相的数据，所以减法器400输出一从选择数据ACC<8:0>减去该除数数据BAT<8:0>的结果。也就是，减法器400执行“选择数据ACC<8:0>一除数数据BAT<8:0>”的功能。
如图1中所示，控制信号产生电路500接收选择数据ACC<9>、输出进位S<9>和时间控制信号TL并且当时间控制信号TL具有高逻辑电平值和当选择数据ACC<9>或输出进位S<9>具有高逻辑电平值时输出一具有高逻辑电平值的选择控制信号SC，而在所有其它情况下输出一具有低逻辑电平值选择控制信号SC。
在图6中所示的结果数据产生电路600中，当时间控制信号TL为高时，第一结果数据逻辑610a选择和输出一选择控制信号SC。其结果数据逻辑620a-690a分别选择和输出存贮在以下一较低比特工作的邻接的触发器中的数据。触发器610b-690b接收与时钟信号CK同步的结果数据逻辑610a-690a的输出，并且输出一结果数据QUO<8:0>。也就是，当时间控制信号TL为高时，它接收与时钟信号CK同步的选择控制信号SC并且一比特一比特地左移。
移位顺序如下所述：从结果数据QUO<8:0>被存贮在第三比特QUO<2>中的选择信号SC的数据与时钟信号CK同步地被一比特一比特地左移到在下一较高位置的比特，因而，在移位到结果数据QUO<8:0>之中的最高比特QUO<8>之后，它可被移位到最低比特QUO<0>并且随后被移位到第二比特QUO<1>。
另外，在图1所示的本发明并行处理除法电路中，当被除数数据ADA<8:0>由除数数据BAT<8:0>相除并且从结果数据QUO<8:0>丢掉最高比特QUO<8>时，表示该结果的结果数据QUO<7:0>的误差约在+1.5％和-1.5％之间。
图7示出了本发明并行处理除法电路的操作定时。在该所示例子中，被除数数据ADA<8:0>是十进制数10(16进制的04E)和除数数据BAT<8:0>是十进制数112(16进制的070)。在以下说明中，所有数据均以16进制表示。
首先，复位信号RSB输入一低逻辑电平值以更新该触发器和该锁存电路。在该更新周期期间，来自时间控制电路100的时间控制信号TL和自控制信号产生电路500输出的选择控制信号SC输出低逻辑电平值。从数据寄存器200输出的除数存贮数据REG<8:0>、从数据选择电路300输出的选择数据S<8:0>、从控制数据ACC<9>和减法器400输出的减法结果数据S<8:0>、从结果数据产生电路600输出的结果数据QUO<8:0>、和输出进位S<9>均被复位。
在这种更新周期之后，该复位信号RSB输入一高逻辑电平值。
起始信号S接收被除数数据ADA<8:0>和除数数据BAT<8:0>，并指明这个数据接收的开始。时间控制电路100的锁存电路130具有一高逻辑电平值，时间控制信号TL与时钟信号CK同步并具有一高逻辑电平值，和递降计数器110与下一时钟信号CK同步并开始计数。当该递降计数器110的输出达到十进制数10时，检测器120从高逻辑电平值转接到低逻辑电平值，锁存电路130被复位，时间控制信号TL输出一低逻辑电平值，并且该递降计数器110的输出DCO被复位。如果被除数数据和除数数据每一个是N比特数据，则在N-2时钟周期期间该时间控制信号TL将保持一高逻辑电平值。因此，在被除数数据和除数数据每个为9比特的数据的情况下，在7个时钟周期期间内该时间控制信号TL保持一高逻辑电平值。
当起始信号S为高时自数据寄存器200输出的除数存贮数据REG<8:0>与该时钟信号CK同步，并且当起始信号为低时输出18F(010的反相)直到用锁存的该数据作为除法结果的结果数据QUO<8:0>被输出为止。
当起始信号S为高时，选择数据ACC<8:0>与第一时钟CK同步并选择一被除数数据ADA<8:0>，04E，并且该控制数据ACC<9>具有一低逻辑电平值。减法器400将04E与上述选择数据ACC<8:0>相加，18F为除数存贮数据REG<8:0>，并且该减法器400的输出进位是一高逻辑电平值。
也就是，减法器400从作为选择数据ACC<8:0>的04E中减去作为除数数据BAT<8:0>的010。另外，减法器400的减法结果数据S<8:0>是1DF并且该输出进位S<9>具有一低逻辑电平值。当时间控制信号TL具有一高逻辑电平值时，控制信号产生电路500输出的选择控制信号SC分别根据上述控制数据ACC<9>和上述输出进位S<9>而输出一低逻辑电平值。结果数据产生电路600输出的结果数据QUO<8:0>输出与前面数据相同数值的000。
该数据选择电路300输出的选择数据ACC<8:1>和控制数据ACC<9>根据具有上述低逻辑电平值的选择控制信号而与第二时钟信号CK同步并输出左移一比特位的数据。在该选择数据ACC<8:0>中的该最低比特ACC<0>输出一低逻辑电平值。也就是，选择数据ACC<8:0>输出09C和控制数据ACC<9>输出一低逻辑电平值。减法器400的减法结果数据S<8:0>是02C并且其一输出进位具有一高逻辑电平值。该控制数据ACC<9>具有一低逻辑电平值，输出进位S<9>具有一高逻辑电平值和时间控制信号TL具有一低逻辑电平值，这样该选择控制信号SC输出一高逻辑电平值，并且结果数据QUO<8:0>与第三时钟信号同步并输出数据004。
根据具有上述高逻辑电平值的选择控制信号SC，该选择数据ACC<8:1>和控制数据ACC<9>与第三时钟信号CK同步，选择02C和在选择数据之中的该最低比特ACC<9>具有一低逻辑电平值。也就是，选择数据ACC<8:0>是058和选择数据ACC<9>具有一低逻辑电平值。该减法结果数据S<8:0>是1E8和输出进位S<9>具有一低逻辑电平值。上述控制数据ACC<9>和输出进位S<9>分别具有低逻辑电平值，并且还有时间控制信号TL具有一低逻辑电平值，这样该选择控制信号SC输出一低逻辑电平值，并且该结果数据QUO<8:0>与第四时钟信号CK同步并输出一数据008。
根据如上所述的方法，该数据选择电路300输出的选择数据ACC<8:0>与第四时钟信号CK同步，输出一数据0B0，并且该控制数据ACC<9>具有一低逻辑电平值。减法器400的减法结果数据S<8:0>是040并且该输出进位S<9>具有一高逻辑电平值。上述控制数据ACC<9>和输出进位S<9>具有一高逻辑电平值，这样该选择控制信号SC输出一高逻辑电平值，并且该结果数据QUO<8:0>与第五时钟信号CK同步并输出一数据014。
数据选择电路300输出的选择数据ACC<8:0>与第五时钟信号CK同步，输出一数据080，并且该控制数据ACC<9>输出一低逻辑电平值。减法器400的减法结果数据S<8:0>是010和该输出进位S<9>具有一高逻辑电平值。控制数据ACC<9>具有一个低逻辑电平值和输出进位S<9>具有一高逻辑电平值，这样该选择控制信号SC输出一高逻辑电平值，并且该结果数据QUO<8:0>与第二时钟信号同步并输出一数据02C。
数据选择电路300输出的选择数据ACC<8:0>与第六时钟信号CK同步，输出一数据020，并且该控制数据ACC<9>输出一低逻辑电平值。减法器400的减法结果数据S<8:0>是1B0并且该输出进位S<9>具有一低逻辑电平值，这样该选择控制信号SC输出一低逻辑电平值，并且该结果数据QUO<8:0>与第七时钟信号CK同步并输出一数据058。
数据选择电路300输出的选择数据ACC<8:0>与第七时钟信号CK同步，输出一数据040，并且该控制数据ACC<9>输出一低逻辑电平值。减法器400的减法结果数据S<8:0>是1D0和输出进位S<9>具有一低逻辑电平值，这样选择控制信号输出一低逻辑电平值并且该结果数据QUO<8:0>与第八时钟信号CK同步并输出一数据0B0。
数据选择电路300输出的选择数据ACC<8:0>与第八时钟信号CK同步，输出数据080，并且该控制数据ACC<9>输出一低逻辑电平值。该减法器400的减法结果数据S<8:0>是010，该输出进位S<9>具有一高逻辑电平值，并且上述时间控制信号TL具有一低逻辑电平值，这样该选择控制信号SC输出一低逻辑电平值。
作为一结果数据QUO<8:0>所产生的0B0与第八时钟信号同步，并且等于二进制形式的010110000。这时，将该最高比特丢掉，剩下为10110000，以十进制形式可表示为1*1/2+1*1/8+1*1/16＝0.6875。另外，在上述例子中，因为被除数数据ADA<8:0>是十进制数76和除数数据BAT<8:0>是十进制数112，该除法的结果是76/112＝0.6785。
因此，可以构成用于执行除法且与理想结果相比较其相关误差仅为±1.5％的简单电路。
很明显本技术领域的技术人员在不违背本发明的范围和构思情况下可容易地做出各种其它的改进。因此，本发明权利要求的范围并不仅限于上述的说明内容，而是包括了本发明所属的所有新颖的可专利的特征，包含该技术领域中等同对待的所有特征。
Claims (25)
1.一种并行处理除法电路，其接收被除数数据、大于被除数数据的除数数据、一起始信号和一复位信号，所述并行处理除法电路包括：
一时间控制电路，其接收所述复位信号、所述起始信号和一时钟信号并且输出用来控制输出除法结果数据的时间的时间控制信号；
一数据寄存器，其接收所述除数数据、所述起始信号和所述时钟信号，并输出反相于所述除数数据的除数存贮数据并根据该起始信号与该时钟信号同步；
一数据选择电路，其接收所述被除数数据，减法结果数据、所述起始信号和所述时钟信号，并且其选择所述被除数数据和根据所述起始信号左移一比特位的先前的减法结果数据之一的数据，因此，输出选择数据和控制数据；
一减法器，其接收所述除数存贮数据和所述选择数据，执行减法计算，并输出所述减法结果数据和一输出进位，其指明是否该减法结果呈现溢出；
一控制信号产生电路，其接收所述时间控制信号、所述控制数据和所述输出进位，并且当所述时间控制信号具有一高逻辑电平值和当所述控制数据和所述输出进位之一具有一高逻辑电平值时输出一具有一高逻辑电平值的选择控制信号；和
一结果数据产生电路，其接收所述时间控制信号、所述复位信号、所述选择控制信号和所述时钟信号，根据该时间控制信号与所述时钟信号同步，存贮所述选择控制信号并且通过一比特一比特地将选择控制信号左移而输出结果数据。
2.如权利要求1所述的并行处理除法电路，其中，所述时间控制电路包括：
一递降计算器，根据所述时钟信号一个一个地减少它的内容；
一检测器，当所述递降计数器的输出具有一固定值时输出一第一复位信号；
一锁存器，当所述复位信号或所述第一复位信号被激励时其具有一低逻辑电平值，和当所述起始信号被激励时其输出一高逻辑电平值；和
一触发器，接收所述锁存器的输出，其与所述时钟信号同步，并且输出一时间控制信号。
3.如权利要求1所述的并行处理除法电路，其中，当所述除数数据具有N比特时，在所述时钟信号的N-2时钟周期内所述时间控制信号具有一高逻辑电平值。
4.如权利要求2所述的并行处理除法电路，其中，当所述除数数据具有N比特时在所述时钟信号的N-2时钟周期内所述时间控制信号具有一高逻辑电平值。
5.如权利要求2所述的并行处理除法电路，其中，当所述时钟控制信号是一低逻辑电平值时所述递降计数器被复位。
6.如权利要求2所述的并行处理除法电路，其中，所述检测器包括一“与非”电路。
7.如权利要求2所述的并行处理除法电路，其中，如果该除数数据具有9比特，则当所述递降计数器的输出是十进制10时所述检测器输出一低逻辑电平值。
8.如权利要求6所述的并行处理除法电路，其中，如果该除数数据具有9比特，则当所述递降计数器的输出是十进制10时所述检测器输出一低逻辑电平值。
9.如权利要求2所述的并行处理除法电路，其中，所述锁存电路包括一具有第一输入端、第二输入端和第三输入端的第一“或非”门，和
具有第一输入端和第二输入端的第二“或非”门，
所述第一“或非”门的第一输入端被与一复位信号反相的信号相连，所述第一“或非”门的第二输入端被与所述第一复位信号反相的一信号相连，和所述第一“或非”门的第三输入端被与第二“或非”门的输出端相连；
所述第二“或非”门的第一输入端被与所述第一“或非”门的输出端相连和所述第二“或非”门的第二输入端被与一起始信号相连。
10.如权利要求1所述的并行处理除法电路，其中，当所述起始信号是一高逻辑电平值时所述寄存器输出除数存贮数据。
11.如权利要求1所述的并行处理除法电路，其中，所述数据寄存器包括：一除数数据逻辑，该除数数据逻辑当所述起始信号是一高逻辑电平值时接收所述除数数据的一比特，将所述比特反相并将其输出，当所述起始信号是一低逻辑电平值时，该除数数据逻辑输出每级的数据；和一与一时钟信号同步的触发器，它输出所述除数数据逻辑的输出。
12.如权利要求10所述的并行处理除法电路，其中，所述数据寄存器包括：一除数数据逻辑，该除数数据逻辑当所述起始信号是一高逻辑电平值时接收所述除数数据的一比特，将所述比特反相并将其输出，而当所述起始信号是一低逻辑电平值时，该除数数据逻辑输出每级的数据；和一与一时钟信号同步的触发器，它输出所述除数数据逻辑的输出。
13.如权利要求1所述的并行处理除法电路，其中，所述除数数据逻辑包括：第一“与”门，其接收所述起始信号和所述除数数据一比特并执行一逻辑“与”操作；
一第二“与”门，其接收反相的起始信号和反相的所述触发器的输出信号并执行逻辑“与”操作；
一第三“或非”门，其接收所述第一“与”门的输出和所述第二“与”门的输出并执行逻辑“或非”操作。
14.如权利要求1所述的并行处理除法电路，其中，所述数据选择电路当所述起始信号是高逻辑电平值时选择所述被除数数据，当所述起始信号是低逻辑电平值和所述选择控制信号是一低逻辑电平值时选择一将已有的被选择数据一比特一比特地左移的数据，和当所述起始信号是一低逻辑电平值并且所述控制信号是一高逻辑电平值时选择将减法结果数据一比特一比特地左移的一数据。
15.如权利要求1所述的并行处理除法电路，其中，所述数据选择电路包括一选择控制信号产生电路，它接收一反相的所述选择控制信号和一反相的所述起始信号，执行一逻辑“与”操作，并输出一第一控制信号，以及它接收所述选择控制信号和反相的所述起始信号，执行一逻辑“与”操作并输出一第二控制信号；和
触发器，它接收比所述被除数数据比特多1的多个被除数逻辑，并且它们的每个输出与所述时钟信号同步并将它们输出，此时，根据所述第一控制信号、所述第二控制信号和所述起始信号，所述被除数逻辑选择所述被除数数据、所述减法结果数据或该分支的触发器的输出。
16.如权利要求11所述的并行处理除法电路，其中，所述数据选择电路包括一选择控制信号产生电路，它接收一反相的所述选择控制信号和一反相的所述起始信号，执行一逻辑“与”操作，并输出一第一控制信号，以及接收所述选择控制信号和反相的所述起始信号，执行一逻辑“与”操作并输出一第二控制信号；和
触发器，它接收比所述被除数数据比特多1的多个被除数逻辑，并且它们的每个输出与所述时钟信号同步并将它们输出，此时，根据所述第一控制信号，所述第二控制信号和所述起始信号，所述被除数逻辑选择所述被除数数据、所述减法结果数据或该分支的触发器的输出。
17.如权利要求15所述的并行处理除法电路，其中，所述被除数逻辑之中的最低比特的逻辑包括一接收所述被除数数据的最低比特和所述起始信号并执行逻辑“与”操作的第三“与”门；
该最高比特的逻辑包括：
一第一“与非”门，其接收相邻分支的触发器的输出和所述第一控制信号并执行一逻辑“与非”操作；
一第二“与非”门，其接收所述减法结果数据的最高比特和所述第二控制信号并执行一逻辑“与非”操作；和
一第三“与非”门，其接收所述第一“与非”门和第二“与非”门的输出并执行一逻辑“与非”操作；和其中
其余的被除数数据逻辑包括：
一第四“与非”门，其接收相邻分支的触发器的输出和所述第一控制信号并执行一逻辑“与非”操作；
一第四“与”门，其接收所述减法结果数据的一比特但不是所述减法结果数据的最高比特和所述第二控制信号并执行一逻辑“与”操作；
一第五“与”门，其接收所述起始信号和被除数数据的一比特但不是所述被除数数据的最低比特位并执行一逻辑“与”操作；
一第四“或非”门，其接收所述第四“与”门的输出和所述第五“与”门输出并执行一逻辑“或非”操作；和
一第五“与非”门，其接收所述第四“与非”门的输出和所述第四“或非”门的输出并执行一逻辑“与非”操作。
18.如权利要求1所述的并行处理除法电路，其中，所述控制信号产生电路包括：第五“或非”门，其接收所述控制数据和所述输出进位并执行一逻辑“或非”操作；和
一第六“或非”门，其接收反相的所述时间控制信号和所述第五“或非”门的输出并执行一逻辑“或非”操作。
19.如权利要求1所述的并行处理除法电路，其中，所述结果数据产生电路与该时钟信号同步，当该时间控制信号是高逻辑电平值时在第三比特存贮所述结果数据并且一比特一比特地被左移，和当所述时间控制信号是一低逻辑电平值时锁存一已有存贮的数据。
20.如权利要求1所述的并行处理除法电路，其中，当所述除数数据包含N比特数据时所述结果数据产生电路移位N-2次。
21.如权利要求19所述的并行处理除法电路，其中，当所述除数数据包含N比特数据时所述结果数据产生电路移位N-2次。
22.如权利要求1所述的并行处理除法电路，其中，所述结果数据产生电路包括触发器，其接收结果数据逻辑和它们的每个输出且与所述时钟信号同步并将它们输出；
在所述结果数据逻辑之中第一结果数据逻辑包括：
一第六“与”门，其接收所述时间控制信号和所述选择控制信号并执行一逻辑“与”操作；
一第七“与”门，其接收反相的所述时间控制信号和用于存贮第一结果数据逻辑的输出的触发器的输出，并执行一逻辑“与”操作；和
一第一“或”门，其接收所述第六“与”门的输出和所述第七“与”门的输出并执行一逻辑“或”操作；和其中
另外的结果数据逻辑分别包括：
一第八“与”门，其接收所述时间控制信号和来自一相邻分支的一触发器的输出并执行逻辑“与”操作；
一第九“与”门，其接收反相的所述时间控制信号和存贮所述结果数据逻辑的输出的触发器的输出并执行一逻辑“与”操作；和
一第二“或”门，其接收所述第八“与”门的输出和所述第九“与”门的输出并执行一逻辑“或”操作。
23.如权利要求19所述的并行处理除法电路，其中，所述结果数据产生电路包括触发器，其接收结果数据逻辑和它们的每个输出且与所述时钟信号同步并将它们输出；
在所述结果数据逻辑之中第一结果数据逻辑包括：
一第六“与”门，其接收所述时间控制信号和所述选择控制信号并执行一逻辑“与”操作；
一第七“与”门，其接收反相的所述时间控制信号和用于存贮第一结果数据逻辑的输出的触发器的输出，并执行一逻辑“与”操作；和
一第一“或”门，其接收所述第六“与”门的输出和所述第七“与”门的输出并执行一逻辑“或”操作；和其中
另外的结果数据逻辑分别包括：
一第八“与”门，其接收所述时间控制信号和来自一相邻分支的一触发器的输出并执行一逻辑“与”操作；
一第九“与”门，其接收反相的所述时间控制信号和存贮所述结果数据逻辑的输出的触发器的输出并执行一逻辑“与”操作；和
一第二“或”门，其接收所述第八“与”门的输出和所述第九“与”门的输出并执行一逻辑“或”操作。
24.一种并行处理除法电路，其接收被除数数据、大于该被除数数据的除数数据、一起始信号和一复位信号，所述并行处理除法电路，包括；
一时间控制产生电路级，当所述起始信号被激励时其产生一与时钟信号同步并具有一高逻辑电平值的信号，并且当所述起始信号具有一低逻辑电平值时执行除法操作；
一第一减法级，当所述起始信号被激励时接收所述被除数数据，从所述被除数数据中减去所述除数数据，并输出减法结果数据和一表明溢出输出进位；
一第一移位级，如果在所述第一减法级中所述输出进位有一低逻辑电平值则将所述除数数据向左移位1比特，并输出一低逻辑电平值的并被输入到该最低比特的第一被除数数据；
一第二移位级，如果所述输出进位具有一高逻辑电平值时将所述减法结果数据左移1比特，并且输出一低逻辑电平值的及输入到该最低比特的第二被除数数据；
一第二减法级，从所述第一被除数数据和第二被除数数据之一中减去所述除数数据；和
一循环移位级，
如果一输出进位具有一高逻辑电平值或所述第一被除数数据的最高比特或在所述第二减法级中第二被除数数据具有一高逻辑电平值则执行所述第一移位级和所述第二减法级直到所述时间控制信号具有一低逻辑电平值为止，
如果所述输出进位和所述第一被除数或第二被除数数据的最高比特均具有一低逻辑电平值则执行所述第一移位级和所述第二减法级，
如果所述第一移位级被执行则向一第三比特输入一低逻辑电平值直到所述时间控制信号具有一低逻辑电平值为止，和
如果所述第二移位级被执行则向该第三比特输入一高逻辑电平值并且1比特一比特地向左执行该循环移位。
25.如权利要求24所述的并行处理除法电路，其中，如果所述除数数据包括N比特，所述循环移位级执行N-2移位。
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