CN101183348A - 存储器控制方法及相关装置 - Google Patents
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Abstract
本发明提供了一种存储器控制方法及其相关装置，用以通过部分或完全序列传输来存取存储器，该存储器控制方法包含：比较储存在第一地址的第一数据的预测数据命令延迟以及从存储器输出的数据中等待第一数据出现所需的预测时间间隔；以及如果预测时间间隔大于预测数据命令延迟，则发送一个命令到存储器以要求储存在第一地址的第一数据。本发明提供的存储器控制方法及相关装置，通过比较预测数据命令延迟及预测时间间隔，并根据比较结果作出相应的处理，以避免产生初始化耗时，可提高数据存取的效率。
Description
技术领域
本发明是关于串行外围接口控制，特别是关于通过部分或完全序列传输来存取存储器的存储器控制方法及相关装置。
背景技术
随着半导体技术的发展，减少集成电路(integrated circuit，IC)的管脚数(pin count)以节省成本已成为一个重要的课题。减少管脚数的一个解决方案是利用串行外围接口(serial peripheral interface，SPI)相关组件，例如，串行快闪存储器(serial flash memory)。根据串行外围接口协议(SPI protocol)，每一个新命令制定了一个初始化程序，其中初始化程序包含传送新命令以及相关地址，因此在存储器(例如，串行快闪存储器)中所要求的数据(requesteddata)可被输出，以供进一步的利用。如果所要求的数据的地址具有较高的连续性，则初始化程序所需时间与数据传输所需时间的比率就会较低。相反地，如果所要求的数据的地址具有较低的连续性，则初始化程序所需时间与数据传输所需时间的比率就会较高，会导致较低的数据存取效率(data accessingperformance)。
发明内容
为了解决以上技术问题，本发明提供了一种通过部分或完全序列传输来存取存储器的存储器控制方法及相关装置。
本发明提供了一种存储器控制方法，用以通过部分或完全序列传输来存取存储器。该存储器控制方法包含：比较储存在第一地址的第一数据的预测数据命令延迟以及在从存储器输出的序列传输数据中等待第一数据的出现所需的预测时间间隔；以及如果预测时间间隔大于预测数据命令延迟，则发送一个命令到存储器以要求储存在第一地址的第一数据。
本发明也提供了一种可通过部分或完全序列传输来存取存储器的装置。该装置包含：处理电路，其可要求存储器中的数据；以及存储控制器，耦接于处理电路与存储器用以存取存储器，其中存储控制器可比较储存在第一地址的第一数据的预测数据命令延迟以及从存储器传输至存储控制器的序列传输数据中等待该第一数据的出现所需的预测时间间隔，以及如果该预测时间间隔大于该预测数据命令延迟，则该存储控制器发送一个命令到该存储器以要求储存在该第一地址的该第一数据。
本发明提供的通过部分或完全序列传输来存取存储器的存储器控制方法及相关装置，通过比较预测数据命令延迟及预测时间间隔，并根据比较结果作出相应的处理，以避免产生初始化耗时，可提高数据存取的效率。
附图说明
图1为根据本发明一实施例的一种可通过部分或完全序列传输来存取存储器的装置的示意图。
图2为图1所示的相关信号的时序图。
图3为根据本发明一实施例的一种通过部分或完全序列传输来存取存储器的存储器控制方法的流程图。
图4为根据本发明另一实施例的一种通过部分或完全序列传输来存取存储器的存储器控制方法的流程图。
图5为根据本发明另一实施例的一种通过部分或完全序列传输来存取存储器的存储器控制方法的流程图。
图6为图5所示的实施例中相关信号的时序图。
图7为与图6所示的时序图相比较的现有技术的时序图。
图8为根据本发明另一实施例的一种可通过部分或完全序列传输来存取存储器的装置的示意图。
具体实施方式
请参考图1，图1为根据本发明一实施例的一种可通过部分或完全序列传输来存取(access)存储器的装置100的示意图。根据本发明的某些实施例，上述存储器可部分地或完全地符合串行外围接口(serial peripheral interface，SPI)标准，其中不管是部分地或是完全地符合串行外围接口标准，都不会影响这些实施例的实施。在图1所示的实施例中，存储器是符合串行外围接口标准的串行外围接口存储器120。如图1所示，本实施例的装置100包含集成电路(integrated circuit，IC)110与串行外围接口存储器120，而集成电路110进一步包含处理电路112与存储控制器114。根据本实施例，存储控制器114包含一个高速缓存(未显示)，用以暂存数据。
存储控制器114根据本发明所揭示的一种通过部分或完全序列传输来存取存储器(例如，串行外围接口存储器120)的存储器控制方法来运作。在某种情况下，当存储控制器114正在存取数据，例如，图2所示的串行数据输出信号(serial data output signal，以下简称为“信号SDO”)所载送(carry)的数据D(1)、D(2)、D(3)、...等时，会有初始化耗时延迟(initialization overheadlatency)产生，其可简称为初始化耗时(initialization overhead)，其中串行数据输入信号(serial data itput signal，以下简称为“信号SDI”)载送对应的命令CMD与地址ADD，甚至还载送一些“哑元”DUMMY，这会导致上述的初始化耗时。然而，在另一种情况下不会产生初始化耗时，这是因为根据本实施例的某些判断标准会严格地禁止任何不必要的新命令，以节省整体的数据存取时间。
请注意，如图2所示的初始化耗时可视为数据命令延迟(data-to-commanddelay)，数据命令延迟是指命令CMD开始的第一时间点以及第一个对应的数据D(0)出现时的第二时间点之间的时间间隔。
图3为根据本发明一实施例的一种存储器控制方法910的流程图，其中存储器控制方法910可应用于图1所示的实施例。存储器控制方法910描述如下：
步骤910S：开始。
步骤912：根据预定值(predetermined value)来决定储存在第一地址的第一数据的预测数据命令延迟(predicted data-to-command delay)，并决定从存储器输出(例如，串行外围接口存储器120)的序列传输数据中等待第一数据出现所需的预测时间间隔(predicted time interval)，上述序列传输数据是由信号SDO所载送。步骤912中的预定值可预先根据试验性实验(trialexperiment)及/或理论计算来决定，以便预测第一数据的数据命令延迟。序列传输数据中的一部分数据目前是从串行外围接口存储器120被输出，而该部分数据的地址可称为目前地址(current address)。预测时间间隔可根据第一地址与目前地址来决定。例如，预测时间间隔对应于第一地址与目前地址之间的差值。
步骤914：比较预测数据命令延迟以及预测时间间隔。
步骤916：如果预测时间间隔大于预测数据命令延迟，则发送一个命令至串行外围接口存储器120以要求第一数据；否则，在序列传输数据中收集接下来的数据以取得第一数据，或在预测时间间隔之后(例如，在第二时间点)在序列传输数据中收集数据以取得第一数据。
步骤910E：结束。
图4为根据本发明另一实施例的一种通过部分或完全序列传输来存取存储器的存储器控制方法920的流程图，其中本实施例是图3所示的实施例的一个变化实施例，且存储器控制方法920可应用在图1所示的实施例上。与存储器控制方法910相比较，图4所示的存储器控制方法920描述了更多实施细节，说明如下：
从步骤920S开始执行。在步骤922中，存储控制器114从处理电路112接收地址M，其中处理电路112可决定地址M以要求储存在地址M的数据D(M)。地址N代表目前地址，且地址M代表第一地址。
在步骤924中，存储控制器114检查所接收的地址M与地址N是否为连续地址。更具体来说，存储控制器114检查地址M是否为地址N的下一地址。如果地址M是地址N的下一地址，进入步骤926；否则，进入步骤930。
在步骤926中，存储控制器114在来自于串行外围接口存储器120的序列传输数据中收集接下来的数据。因为地址M是地址N的下一地址，且序列传输数据是由信号SDO所载送，存储控制器114在取得储存在地址N中的数据D(N)后可立即取得储存在地址M中的数据D(M)。
在步骤928中，存储控制器114发送数据到处理电路112。如果处理电路112所要求的数据是从地址M开始的一系列连续的数据，则存储控制器114发送从数据D(M)开始的所要求的数据。如果处理电路112所要求的数据只是数据D(M)，则存储控制器114发送数据D(M)。在执行步骤928之后，进入步骤920E，结束执行。
在步骤930中，存储控制器114检查地址M是否位于相对于地址N的短程跳跃(short jump)的地址范围内。进行判断所采用的判断标准，如图3所示的实施例中的步骤914所述，可通过预测数据命令延迟与预测时间间隔之间的比较来实施。如果地址M是位于相对于地址N的短程跳跃的地址范围内，则进入步骤932，等待对应于下一地址的数据；否则，进入步骤936。
在包含步骤932与934的循环中，存储控制器114持续等待，直到数据D(M)的最高有效比特(most significant bit，MSB)出现的时间点为止。在数据D(M)的最高有效比特出现的时间点，重新进入步骤926，所以存储控制器114开始收集数据以取得数据D(M)。
在步骤936中，存储控制器114发送一个命令到串行外围接口存储器120以要求数据D(M)。在执行步骤936之后，进入步骤920E，结束执行。
图5为根据本发明另一实施例的一种通过部分或完全序列传输来存取存储器的存储器控制方法940的流程图，其中本实施例是图3所示的实施例的一个变化实施例，也为图4所示的实施例的一个变化实施例，其与图4所示的方法流程图中相同的步骤用相同的标号表示。存储器控制方法940也可应用在图1所示的实施例上。存储器控制方法920与存储器控制方法940之间的不同说明如下。在图5所示的实施例中，从步骤940S开始执行，在步骤940E结束执行。地址M与N代表字节数，所以步骤944是通过检查地址M是否为地址N的下一地址来实施。另外，步骤943是通过检查地址M是否位于判断标准「N＜M＜(N+5)」所定义的短程跳跃的地址范围内来实施，其中(N+5)是(N+1)再加上4，4对应于以字节数为单位所量测的数据命令延迟的平均值。因此，与图4所示的实施例相比较，图5所示的实施例的检查顺序是可变的。
请参考图6与图7。图6为图5所示的实施例中的相关信号的时序图，其中在达到图5所示的判断标准「N＜M＜(N+5)」的情况下，不会产生初始化耗时；图6所示的相关信号均为1比特信号(1-bit signal)。图7为与图6所示的时序图相比较的根据现有技术的相关信号的时序图，其在相对应的状况下有初始化耗时。
图8为根据本发明另一实施例的一种可通过部分或完全序列传输来存取存储器的装置200的示意图，其中本实施例是图1所示的实施例的一个变化实施例。本实施例的存储器可为部分符合串行外围接口标准的串行外围接口存储器220。图1所示的实施例与图8所示的实施例之间的差异说明如下。图1所示的信号SDI在本实施例中被分解并替换为第一组多比特信号(multiplebit signal)SDI1与SDI2，且图1所示的信号SDO在本实施例中被分解并代换为第二组多比特信号SDO1与SDO2，其中第一组多比特信号SDI1与SDI2分别用来载送原本由信号SDI所载送的字节中的不同的比特，而第二组多比特信号SDO1与SDO2分别用来载送原本由信号SDO所载送的字节中的不同的比特。
根据图8所示实施例的装置200包含集成电路210与串行外围接口存储器220，而集成电路210进一步包含处理电路212与存储控制器214。存储控制器214可在从串行外围接口存储器220输出的SDO信号(即上述的第二组多比特信号SDO1与SDO2)所载送的序列传输数据中收集数据。另外，存储控制器214可利用被输入到串行外围接口存储器220中的SDI信号(即上述的第一组多比特信号SDI1与SDI2)来载送命令及第一地址中的至少一个。
根据图1所示的应用了存储器控制方法910的变化实施例，处理电路112可决定第一地址以要求储存在第一地址的第一数据。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应与权利要求所界定的范围为准。
Claims (20)
1.一种存储器控制方法，用以通过部分或完全序列传输来存取存储器，其特征在于，该存储器控制方法包含：
比较储存在第一地址的第一数据的预测数据命令延迟以及在从所述存储器输出的序列传输数据中等待该第一数据出现所需的预测时间间隔；以及
如果所述预测时间间隔大于所述预测数据命令延迟，则发送一个命令到所述存储器以要求储存在所述第一地址的第一数据。
2.如权利要求1所述的存储器控制方法，其特征在于，所述存储器部分地或完全地符合串行外围接口标准。
3.如权利要求2所述的存储器控制方法，其特征在于，该方法进一步包含：
在所述存储器输出的串行数据输出信号所载送的所述序列传输数据中收集数据。
4.如权利要求2所述的存储器控制方法，其特征在于，该方法进一步包含：
利用输入至所述存储器的串行数据输入信号来载送所述命令及所述第一地址中的至少一个。
5.如权利要求1所述的存储器控制方法，其特征在于，所述存储器部分地符合所述多个串行外围接口标准，以及所述存储器控制方法进一步包含：
在所述存储器输出的一组串行数据输出信号所载送的序列传输数据中收集数据；或
利用输入至所述存储器的一组串行数据输入信号来载送所述命令及所述第一地址中的至少一个。
6.如权利要求1所述的存储器控制方法，其特征在于，所述序列传输数据中的部分数据目前是从所述存储器被传送，目前地址代表所述部分数据的地址，以及所述存储器控制方法进一步包含：
如果所述预测时间间隔小于所述预测数据命令延迟，且如果所述第一地址是所述目前地址的下一地址，则在所述序列传输数据中收集接下来的数据，以取得所述第一数据。
7.如权利要求1所述的存储器控制方法，其特征在于，所述序列传输数据中的部分数据目前是从所述存储器被传送，目前地址代表所述部分数据的地址，以及所述存储器控制方法进一步包含：
如果所述预测时间间隔小于所述预测数据命令延迟，且如果所述第一地址不是所述目前地址的下一地址，则在所述预测时间间隔之后在所述序列传输数据中收集数据，以取得所述第一数据。
8.如权利要求1所述的存储器控制方法，其特征在于，该方法进一步包含：
根据一个预定值来决定所述预测数据命令延迟。
9.如权利要求1所述的存储器控制方法，其特征在于，所述序列传输数据中的一部分数据目前是从所述存储器被传送，目前地址代表所述部分数据的地址，以及所述存储器控制方法进一步包含：
根据所述第一地址与所述目前地址来决定所述预测时间间隔。
10.如权利要求1所述的存储器控制方法，其特征在于，所述第一地址是由一个处理电路所决定。
11.一种可通过部分或完全序列传输来存取存储器的装置，其特征在于，该装置包含：
处理电路，其可要求所述存储器中的数据；以及
存储控制器，耦接于所述处理电路与所述存储器用以存取该存储器，其中该存储控制器可以比较储存在第一地址的第一数据的预测数据命令延迟以及从所述存储器传输至该存储控制器的序列传输数据中等待所述第一数据的出现所需的预测时间间隔，以及如果该预测时间间隔大于所述预测数据命令延迟，则存储控制器发送一个命令到所述存储器以要求储存在所述第一地址的第一数据。
12.如权利要求11所述的装置，其特征在于，所述存储器部分地或完全地符合串行外围接口标准。
13.如权利要求12所述的装置，其特征在于，所述存储控制器在所述存储器输出的串行数据输出信号所载送的所述序列传输数据中收集数据。
14.如权利要求12所述的装置，其特征在于，所述存储控制器利用输入到所述存储器的串行数据输入信号来载送所述命令及所述第一地址中的至少一个。
15.如权利要求11所述的装置，其特征在于，所述存储器部分地符合所述多个串行外围接口标准，以及所述存储控制器可进行下列步骤：
在所述存储器输出的一组串行数据输出信号所载送的序列传输数据中收集数据；或
利用输入至所述存储器的一组串行数据输入信号来载送所述命令及所述第一地址中的至少一个。
16.如权利要求11所述的装置，其特征在于，所述序列传输数据中的部分数据目前是从所述存储器被传送，目前地址代表所述部分数据的地址；以及如果所述预测时间间隔小于所述预测数据命令延迟，且如果所述第一地址是所述目前地址的下一地址，则所述存储控制器在所述序列传输数据中收集接下来的数据，以取得所述第一数据。
17.如权利要求11所述的装置，其特征在于，所述序列传输数据中的部分数据目前是从所述存储器被传送，目前地址代表所述部分数据的地址；以及如果所述预测时间间隔小于所述预测数据命令延迟，且如果所述第一地址不是所述目前地址的下一地址，则所述存储控制器在所述预测时间间隔之后在所述序列传输数据中收集数据，以取得所述第一数据。
18.如权利要求11所述的装置，其特征在于，所述存储控制器根据一个预定值来决定所述预测数据命令延迟。
19.如权利要求11所述的装置，其特征在于，所述序列传输数据中的部分数据目前是从所述存储器被传送，目前地址代表所述部分数据的地址，以及所述存储控制器根据所述第一地址与所述目前地址来决定所述预测时间间隔。
20.如权利要求11所述的装置，其特征在于，所述处理电路可决定所述第一地址，以要求储存在所述第一地址的第一数据。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080521 |