CN118194790B - 芯片设计方法以及芯片设计系统 - Google Patents

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Abstract

本发明提供一种芯片设计方法以及芯片设计系统。芯片设计方法包括以下步骤：读取寄存器传输级代码数据；辨识寄存器传输级代码数据中的多个寄存器传输级代码，以分类对应于多个寄存器传输级代码的多个第一寄存器以及多个第二寄存器，其中多个第一寄存器未与接口电性连接，并且多个第二寄存器与多个接口电性连接；对多个第一寄存器进行多位寄存器合并，以产生至少一第一多比特寄存器；以及根据多个第二寄存器的初始物理位置信息来对多个第二寄存器进行多位寄存器合并，以产生至少一第二多比特寄存器。本发明可有效减少芯片功耗和芯片面积的使用。

Description

芯片设计方法以及芯片设计系统
技术领域
本发明涉及一种集成电路领域，特别是一种芯片设计方法以及芯片设计系统。
背景技术
在传统的芯片设计过程中，多位寄存器合并(multibit register banking)是根据寄存器传输级(Register Transfer Level，RTL)代码中寄存器的关系进行分类合并。并且，在合并过程中，寄存器合并将按照寄存器传输级代码的模块(block)进行。然而，由于属于同一模块的寄存器，其中可能存在连接到不同接口(port)的寄存器，而这些接口的物理位置之间可能距离较远，因此可能发生属于同一模块的连接到不同接口的寄存器被合并到一起，而导致综合后网表(netlist)的时序变差，进而造成芯片性能的下降。
发明内容
本发明是针对一种芯片设计方法以及芯片设计系统，可实现自动且有效率的芯片设计效果。
根据本发明的实施例，芯片设计方法包括以下步骤：读取寄存器传输级代码数据；辨识寄存器传输级代码数据中的多个寄存器传输级代码，以分类对应于多个寄存器传输级代码的多个第一寄存器以及多个第二寄存器，其中多个第一寄存器未与接口电性连接，并且多个第二寄存器与多个接口电性连接；对多个第一寄存器进行多位寄存器合并，以产生至少一第一多比特寄存器；以及根据多个第二寄存器的初始物理位置信息来对多个第二寄存器进行多位寄存器合并，以产生至少一第二多比特寄存器。
在本发明的一实施例中，在对多个第二寄存器进行多位寄存器合并的步骤之前，芯片设计方法还包括以下步骤：进行物理布局，以取得多个第二寄存器的初始物理位置信息。
在本发明的一实施例中，合并在同一个第二多比特寄存器中的多个第二寄存器所电性连接的多个接口位于同一个接口区域中。
在本发明的一实施例中，上述的多个第二寄存器经由合并产生多个第二多比特寄存器，并且上述的多个第二多比特寄存器的每一个最邻近于各自对应电性连接的接口。
在本发明的一实施例中，上述的多个第一寄存器的任一个的比特数小于至少一第一多比特寄存器的任一个的比特数，并且上述的多个第二寄存器的任一个的比特数小于至少一第二多比特寄存器的任一个的比特数。
在本发明的一实施例中，合并为同一个第一多比特寄存器的多个第一寄存器由相同的第一时钟信号以及相同的第一复位信号控制，并且合并为同一个第二多比特寄存器的多个第二寄存器由相同的第二时钟信号以及相同的第二复位信号控制。
在本发明的一实施例中，合并为同一个第一多比特寄存器的多个第一寄存器的时序余量大于第一预设余量时间，并且合并为同一个第二多比特寄存器的多个第二寄存器的时序余量大于第二预设余量时间。
在本发明的一实施例中，对多个第一寄存器进行多位寄存器合并的步骤包括：根据多个第一寄存器的初始物理位置信息来对多个第一寄存器进行多位寄存器合并，以产生至少一第一多比特寄存器。
在本发明的一实施例中，在对多个第一寄存器进行多位寄存器合并的步骤之前，芯片设计方法还包括以下步骤：取得多个第一寄存器的初始物理位置信息。
在本发明的一实施例中，上述的接口为输入/输出接口或时钟接口。
根据本发明的实施例，芯片设计系统包括存储装置以及处理装置。存储装置用以存储寄存器传输级代码数据。处理装置耦接存储装置，并且用以读取寄存器传输级代码数据。处理装置辨识寄存器传输级代码数据中的多个寄存器传输级代码，以分类对应于多个寄存器传输级代码的多个第一寄存器以及多个第二寄存器。多个第一寄存器未与接口电性连接，并且多个第二寄存器与至少一接口电性连接。处理装置对多个第一寄存器进行多位寄存器合并，以产生至少一第一多比特寄存器。处理装置根据多个第二寄存器的初始物理位置信息来对多个第二寄存器进行多位寄存器合并，以产生至少一第二多比特寄存器。处理装置产生修改后的寄存器传输级代码数据，并且根据修改后的寄存器传输级代码数据生成网表数据。
基于上述，本发明的芯片设计方法以及芯片设计系统，可实现自动且有效地进行多位寄存器合并功能。
通过参考以下的详细描述并同时结合附图可以理解本发明，需注意的是，为了使读者能容易了解及为了附图的简洁，本发明中的多张附图只绘出显示设备的一部分，且附图中的特定组件并非依照实际比例绘图。此外，图中各组件的数量及尺寸仅作为示意，并非用来限制本揭露的范围。
附图说明
图1是本发明的实施例的芯片设计系统的示意图；
图2是本发明的实施例的芯片设计方法的流程图；
图3是本发明的实施例的寄存器传输级代码的示意图；
图4是本发明的实施例的对多个第一寄存器进行多位寄存器合并后的子模块布局的效果图；
图5是本发明的另一实施例的对多个第一寄存器进行多位寄存器合并后的子模块布局的效果图；
图6是本发明的实施例的对多个第二寄存器进行多位寄存器合并后的子模块布局的效果图。
附图标记说明
100：芯片设计系统；
110：处理装置；
120：存储装置；
121：寄存器传输级代码数据；
300：顶层模块；
311、312、313：模块；
311_1~311_6、312_1~312_5、313_1~313_6：寄存器；
400:子模块；
410A、410B、410C：第一多比特寄存器；
420A、420B、420C、420D：第二多比特寄存器；
421~424：接口区域；
S210~S240：步骤。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
图1是本发明的实施例的芯片设计系统的示意图。参考图1，芯片设计系统100包括处理装置110以及存储装置120。处理装置110耦接存储装置120。存储装置120可存储寄存器传输级(Register Transfer Level，RTL)代码数据121的相关数据。在本实施例中，处理装置110可执行编译器(例如数据逻辑综合工具(synopsis DC/FC))，并且读取存储装置120，以取得并且编译寄存器传输级代码数据121。处理装置110可执行工具命令语言(ToolCommand Language，TCL)编程的脚本，以在任意工具平台，以实现集成电路(IntegratedCircuit，IC)芯片的设计。在本实施例中，处理装置110可在将寄存器传输级代码转换为网表(netlist)的过程中透过执行脚本来进行多位寄存器合并(multibit registerbanking)。
在本实施例中，处理装置110可例如是中央处理器(Central Processing Unit，CPU)、其他可编程的一般用途或特殊用途的微处理器(Microprocessor)、数字信号处理器(Digital Signal Processor，DSP)、可编程控制器、特殊应用集成电路(ApplicationSpecific Integrated Circuits，ASIC)、可编程逻辑器件(Programmable Logic Device，PLD)、其他类似处理装置或这些装置的组合。存储装置120例如是动态随机存取存储器(Dynamic Random Access Memory，DRAM)、闪存(Flash memory)或非易失性随机存取存储器(Non-Volatile Random Access Memory，NVRAM)等。存储装置120可存储编译器的程序以及寄存器传输级代码数据121以及实现本发明所需的软件、程序及算法，并供处理装置110执行。
图2是本发明的实施例的芯片设计方法的流程图。参考图1以及图2，处理装置110可执行以下步骤S210~S240，以实现有效且自动化的多位寄存器合并。在步骤S210，处理装置110读取寄存器传输级代码数据121。处理装置110可执行编译器来编译寄存器传输级代码数据121。在步骤S220，处理装置110辨识寄存器传输级代码数据中的多个寄存器传输级代码，以分类对应于多个寄存器传输级代码的多个第一寄存器以及多个第二寄存器。在本实施例中，多个第一寄存器未与接口(port)电性连接，并且多个第二寄存器与多个接口电性连接。换言之，处理装置110可先区分未与接口电性连接的寄存器以及与接口电性连接的寄存器。另外，在本实施例中，接口可为输入/输出接口或时钟接口等，而本发明并不限于此。
在步骤S230，处理装置110对多个第一寄存器进行多位寄存器合并，以产生至少一第一多比特寄存器。换言之，由于未与接口电性连接的寄存器的摆放自由度较大，因此处理装置110可先对多个第一寄存器进行多位寄存器合并。在本实施例中，多个第一寄存器的任一个的比特数(bit)小于至少一第一多比特寄存器的任一个的比特数，并且合并为同一个第一多比特寄存器的多个第一寄存器由相同的第一时钟信号以及相同的第一复位信号控制。举例而言，多个第一寄存器可分别例如是1比特或2比特的寄存器，而处理装置110可例如将多个第一寄存器组合为分别为一个或多个8比特的第一多比特寄存器，或者是组合为两个4比特的第一多比特寄存器，而本发明并不限于此。另外，在一实施例中，合并为同一个第一多比特寄存器的多个第一寄存器的时序余量(timing slack)还可大于第一预设余量时间，其中第一预设余量时间可例如是50皮秒(ps)，但本发明并不限于此。
在步骤S240，处理装置110根据多个第二寄存器的初始物理位置信息来对多个第二寄存器进行多位寄存器合并，以产生至少一第二多比特寄存器。在本实施例中，在对多个第二寄存器进行多位寄存器合并之前，处理装置110可对多个第一寄存器以及多个第二寄存器进行物理布局(physical place)，以取得多个第二寄存器的初始物理位置信息。在一实施例中，初始物理位置信息可来自于设计交换格式(Design Exchange Format，DEF)文件档案，但本发明并不限于此。在本实施例中，多个第二寄存器预设电性连接至相应的多个接口，并且合并在同一个第二多比特寄存器中的多个第二寄存器所电性连接的多个接口位于同一个接口区域中。对此，接口区域是指包括相连或相邻的多个接口的区域。并且，多个第二寄存器经由合并产生多个第二多比特寄存器，并且多个第二多比特寄存器的每一个最邻近于各自对应电性连接的接口。
在本实施例中，多个第二寄存器的任一个的比特数小于至少一第二多比特寄存器的任一个的比特数，并且合并为同一个第二多比特寄存器的多个第二寄存器由相同的第二时钟信号以及相同的第二复位信号控制。在一实施例中，合并为同一个第二多比特寄存器的多个第二寄存器的时序余量还可大于第二预设余量时间，其中第二预设余量时间可例如是50皮秒(ps)，但本发明并不限于此。此外，第一预设余量时间可与第二预设余量时间为相同或不同。
本实施例的芯片设计系统100可根据具体的物理位置信息来对多个第二寄存器进行多位寄存器合并，以减少合并对芯片时序的影响。因此，本实施例的芯片设计系统100可有效节省芯片面积以及减少芯片功耗，并且与接口电性连接的寄存器的时序路径(timingpath)可明显优化。本实施例的芯片设计系统100还可实现高合并比例(banking ratio)的效果。
另外，在另一实施例中，处理装置110也可根据多个第一寄存器的初始物理位置信息来对多个第一寄存器进行多位寄存器合并，以产生至少一第一多比特寄存器。在对多个第一寄存器进行多位寄存器合并之前，处理装置110可对多个第一寄存器以及多个第二寄存器进行物理布局，以取得多个第一寄存器的初始物理位置信息。
图3是本发明的实施例的寄存器传输级代码的示意图。参考图1以及图3，寄存器传输级代码数据可例如用于表示在一个顶层模块300中包括多个模块311~313，其中模块311~313可例如对应于不同的功能电路设计，但本发明并不加以限制。模块311~313可根据芯片设计者的任意电路规划而决定。模块311可例如包括多个寄存器311_1~311_6。模块312可例如包括多个寄存器312_1~312_5。模块313可例如包括多个寄存器313_1~313_6。应注意的是，本发明的模块以及寄存器的数量并不限于图3所示。图3仅为本发明的一个范例实施例。
在本实施例中，在进行多位寄存器合并前，处理装置110可先区分未与接口连接的寄存器以及与接口连接的寄存器。举例而言，处理装置110可例如判断寄存器311_1、寄存器311_3、寄存器311_4、寄存器312_2、寄存器312_3、寄存器313_1、寄存器313_2、寄存器313_6未与接口连接，而寄存器311_2、寄存器311_5、寄存器311_6、寄存器312_1、寄存器312_4、寄存器312_5、寄存器313_3、寄存器313_4、寄存器313_5与接口连接。
因此，接着搭配参考图4，图4是本发明的实施例的对多个第一寄存器进行多位寄存器合并后的子模块布局的效果图。图3的寄存器传输级代码数据可例如反映如图4所示的芯片中的一个子模块400。在本实施例中，处理装置110可将寄存器311_1、寄存器311_3、寄存器311_4合并为第一多比特寄存器410A，将寄存器312_2、寄存器312_3合并为第一多比特寄存器410B，并且将寄存器313_1、寄存器313_2、寄存器313_6合并为第一多比特寄存器410C。值得注意的是，在此阶段中，处理装置110可能尚未接收物理位置信息，因此子模块400未呈现接口的布局信息，并且寄存器311_2、寄存器311_5、寄存器311_6、寄存器312_1、寄存器312_4、寄存器312_5、寄存器313_3、寄存器313_4、寄存器313_5的位置尚未决定。
然而，搭配参考图5，图5是本发明的另一实施例的对多个第一寄存器进行多位寄存器合并后的子模块布局的效果图。在一实施例中，处理装置110可能已接收物理位置信息，因此子模块400也可呈现接口421~424的布局信息。
接着搭配参考图6，图6是本发明的实施例的对多个第二寄存器进行多位寄存器合并后的子模块布局的效果图。在本实施例中，处理装置110可接着进行物理布局，以取得寄存器311_2、寄存器311_5、寄存器311_6、寄存器312_1、寄存器312_4、寄存器312_5、寄存器313_3、寄存器313_4、寄存器313_5的初始物理位置信息。处理装置110可确认寄存器311_2、寄存器311_5所电性连接的多个接口位于接口区域421中，因此将寄存器311_2、寄存器311_5合并为第二多比特寄存器420A。处理装置110可确认寄存器312_1、寄存器312_4所电性连接的多个接口位于接口区域422中，因此将寄存器312_1、寄存器312_4合并为第二多比特寄存器420B。处理装置110可确认寄存器311_6、寄存器313_3、寄存器313_4所电性连接的多个接口位于接口区域423中，因此将寄存器311_6、寄存器313_3、寄存器313_4合并为第二多比特寄存器420C。处理装置110可确认寄存器312_5、寄存器313_5所电性连接的多个接口位于接口区域424中，因此将寄存器312_5、寄存器313_5合并为第二多比特寄存器420D。
据此，如图6所示，寄存器311_1~311_6、寄存器312_1~312_5、寄存器313_1~313_6可被合并为未与接口电性连接的第一多比特寄存器410A、第一多比特寄存器410B、第一多比特寄存器410C以及与接口电性连接的第二多比特寄存器420A、第二多比特寄存器420B、第二多比特寄存器420C、第二多比特寄存器420D。因此，可有效节省芯片面积以及减少芯片功耗。
综上所述，本发明的芯片设计方法以及芯片设计系统可将未与接口连接的多个寄存器以及与接口连接的多个寄存器分开进行多位寄存器合并，并且可根据具体的物理位置信息来对与接口连接的多个寄存器进行多位寄存器合并，以优化与接口电性连接的寄存器的时序路径。本发明的芯片设计方法以及芯片设计系统可有效节省芯片面积以及减少芯片功耗。此外，本发明的芯片设计方法以及芯片设计系统还可实现高合并比例的效果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (11)

1.一种芯片设计方法，其特征在于，包括：
读取寄存器传输级代码数据；
辨识所述寄存器传输级代码数据中的多个寄存器传输级代码，以分类对应于所述多个寄存器传输级代码的多个第一寄存器以及多个第二寄存器，其中所述多个第一寄存器未与接口电性连接，并且所述多个第二寄存器与多个接口电性连接，其中，所述接口为输入/输出接口；
对所述多个第一寄存器进行多位寄存器合并，以产生至少一第一多比特寄存器；以及
根据所述多个第二寄存器的初始物理位置信息来对所述多个第二寄存器进行多位寄存器合并，以产生至少一第二多比特寄存器。
2.根据权利要求1所述的芯片设计方法，其特征在于，在对所述多个第二寄存器进行多位寄存器合并之前，还包括：
进行物理布局，以取得所述多个第二寄存器的初始物理位置信息。
3.根据权利要求1所述的芯片设计方法，其特征在于，合并在同一个第二多比特寄存器中的所述多个第二寄存器所电性连接的所述多个接口位于同一个接口区域中。
4.根据权利要求1所述的芯片设计方法，其特征在于，所述多个第二寄存器经由合并产生多个第二多比特寄存器，并且所述多个第二多比特寄存器的每一个最邻近于各自对应电性连接的接口。
5.根据权利要求1所述的芯片设计方法，其特征在于，所述多个第一寄存器的任一个的比特数小于所述至少一第一多比特寄存器的任一个的比特数，并且所述多个第二寄存器的任一个的比特数小于所述至少一第二多比特寄存器的任一个的比特数。
6.根据权利要求1所述的芯片设计方法，其特征在于，合并为同一个第一多比特寄存器的所述多个第一寄存器由相同的第一时钟信号以及相同的第一复位信号控制，并且合并为同一个第二多比特寄存器的所述多个第二寄存器由相同的第二时钟信号以及相同的第二复位信号控制。
7.根据权利要求1所述的芯片设计方法，其特征在于，合并为同一个第一多比特寄存器的所述多个第一寄存器的时序余量大于第一预设余量时间，并且合并为同一个第二多比特寄存器的所述多个第二寄存器的时序余量大于第二预设余量时间。
8.根据权利要求1所述的芯片设计方法，其特征在于，对所述多个第一寄存器进行多位寄存器合并的步骤包括：
根据所述多个第一寄存器的初始物理位置信息来对所述多个第一寄存器进行多位寄存器合并，以产生所述至少一第一多比特寄存器。
9.根据权利要求8所述的芯片设计方法，其特征在于，在对所述多个第一寄存器进行多位寄存器合并之前，还包括：
取得所述多个第一寄存器的所述初始物理位置信息。
10.根据权利要求1所述的芯片设计方法，其特征在于，所述接口为输入/输出接口或时钟接口。
11.一种芯片设计系统，其特征在于，包括：
存储装置，用以存储寄存器传输级代码数据；以及
处理装置，耦接所述存储装置，并且用以读取所述寄存器传输级代码数据，
其中所述处理装置辨识所述寄存器传输级代码数据中的多个寄存器传输级代码，以分类对应于所述多个寄存器传输级代码的多个第一寄存器以及多个第二寄存器，其中所述多个第一寄存器未与接口电性连接，并且所述多个第二寄存器与多个接口电性连接，其中，所述接口为输入/输出接口，
其中所述处理装置对所述多个第一寄存器进行多位寄存器合并，以产生至少一第一多比特寄存器，并且所述处理装置根据所述多个第二寄存器的初始物理位置信息来对所述多个第二寄存器进行多位寄存器合并，以产生至少一第二多比特寄存器，
其中所述处理装置产生修改后的寄存器传输级代码数据，并且根据所述修改后的寄存器传输级代码数据生成网表数据。
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