CN107766599A - 集成电路芯片的原型验证装置 - Google Patents

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Abstract

本发明实施例公开了一种集成电路芯片的原型验证装置，其特征在于，所述装置包括：异构CPU模块及FPGA模块；所述异构CPU模块包括：至少一个异构CPU单板、第一外部高速光纤接口；所述FPGA模块包括：至少一个FPGA单板、第二外部高速光纤接口；所述异构CPU模块的第一外部高速光纤接口通过光纤与所述FPGA模块的第二外部高速光纤接口连接。

Description

集成电路芯片的原型验证装置
技术领域
本发明涉及电子技术及微电子技术领域，尤其涉及一种集成电路芯片的原型验证装置。
背景技术
在集成电路(Integrated Circuit，IC)芯片的开发过程中，为了测试IC芯片设计是否成功，生产之前必须要进行流片，但直接进行IC芯片流片容易对IC芯片造成损害，成本较大，因此，为了避免多次流片所造成的高成本、高风险，IC芯片开发过程中需要在流片之前采用一些有效的方法来检测IC芯片设计的逻辑是否正确，即进行IC芯片的原型验证。
现场可编程门阵列(Field－Programmable Gate Array，FPGA)具有可编程的特点，它能够对逻辑设计进行反复的修改，直至达到满意的结果；利用FPGA的可编程特点，在进行IC芯片的原型验证时，通常采用的方法是先将逻辑设计进行综合、布局、布线，然后快速地烧写至FPGA，在FPGA平台上进行验证，其良好的物理特性填补了软件仿真环境与实际物理芯片在速度上的巨大差距，从而可以缩短IC芯片的开发周期、降低成本、提高IC芯片流片的成功率，为快速面向市场提供了有力的保障，成为现代IC设计验证的技术主流。
随着IC设计的规模越来越大以及FPGA技术的快速发展，虽然FPGA的容量不断增大，但依然不能满足许多超大规模IC芯片的原型验证的需求，而采用大型的硬件仿真平台进行IC芯片的原型验证时，虽然容量很大，但实际应用中的运行速率低下，降低了工作效率。
发明内容
有鉴于此，本发明实施例期望提供一种集成电路芯片的原型验证装置，以满足超大规模IC芯片的原型验证的容量需求，同时实现全IC芯片的全速验证，提高工作效率。
为达到上述目的，本发明的技术方案是这样实现的：
本发明提供一种集成电路芯片的原型验证装置，所述装置包括：
异构中央处理器CPU模块及现场可编程门阵列FPGA模块；
所述异构CPU模块包括：至少一个异构CPU单板、第一外部高速光纤接口；所述FPGA模块包括：至少一个FPGA单板、第二外部高速光纤接口；
所述异构CPU模块的第一外部高速光纤接口通过光纤与所述FPGA模块的第二外部高速光纤接口连接。
上述方案中，所述至少一个异构CPU单板包括：
至少一个异构CPU、与所述至少一个异构CPU对应的至少一个第一内部高速光纤接口、与所述至少一个异构CPU对应的至少一个第一时钟数据恢复CDR芯片、第一时钟芯片；
所述第一CDR芯片设置在所述异构CPU上；
所述第一CDR芯片与所述第一时钟芯片连接；
所述第一内部高速光纤接口与所述第一外部高速光纤接口连接。
上述方案中，所述异构CPU包括：至少一个ARM单元及内部FPGA单元；
所述ARM单元通过内部总线与所述内部FPGA单元连接。
上述方案中，所述异构CPU单板为两个或两个以上时，通过光纤将所述两个或两个以上异构CPU单板串联连接。
上述方案中，所述异构CPU单板还包括：与所述至少一个异构CPU对应的至少一个第一外设电路；
所述第一外设电路与所述异构CPU连接。
上述方案中，所述第一时钟芯片为第一两级锁相环PLL芯片。
上述方案中，所述至少一个FPGA单板包括：
至少一个FPGA、与所述至少一个FPGA对应的至少一个第二内部高速光纤接口、与所述至少一个FPGA对应的至少一个第二时钟数据恢复CDR芯片、第二时钟芯片；
所述第二CDR芯片设置在所述FPGA上；
所述第二CDR芯片与所述第二时钟芯片连接；
所述第二内部高速光纤接口与所述第二外部高速光纤接口连接。
上述方案中，所述FPGA单板为两个或两个以上时，通过光纤将所述两个或两个以上FPGA单板串联连接。
上述方案中，所述FPGA单板还包括：与至少一个FPGA对应的至少一个第二外设电路；
所述第二外设电路与所述FPGA连接。
上述方案中，所述第二时钟芯片为第二两级锁相环PLL芯片。
本发明实施例所提供的集成电路芯片的原型验证装置包括：异构CPU模块及FPGA模块；所述异构CPU模块包括：至少一个异构CPU单板、第一外部高速光纤接口；所述FPGA模块包括：至少一个FPGA单板、第二外部高速光纤接口；所述异构CPU模块的第一外部高速光纤接口通过光纤与所述FPGA模块的第二外部高速光纤接口连接；在使用该装置进行集成电路芯片的原型验证时，将所要验证的程序代码烧写至异构CPU模块中，这时，高速的CPU核心运行在硬核上，其他外设的逻辑运行在FPGA上，从而不仅可以满足超大规模IC芯片的原型验证的容量需求，还能够实现全IC芯片的全速验证，提高了工作效率。
附图说明
图1为本发明集成电路芯片的原型验证装置实施例一的示意图；
图2为本发明集成电路芯片的原型验证装置实施例二的示意图；
图3为本发明集成电路芯片的原型验证装置实施例三的示意图；
图4为本发明时钟同源恢复的原理图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
实施例一
图1为本发明集成电路芯片的原型验证装置实施例一的示意图，如图1所示，本实施例的集成电路芯片的原型验证装置01包括：异构中央处理器(Central ProcessingUnit，CPU)模块11、FPGA模块12；其中，
所述异构CPU模块11包括：至少一个异构CPU单板111、第一外部高速光纤接口112；
所述FPGA模块12包括：至少一个FPGA单板121、第二外部高速光纤接口122；
所述异构CPU模块11的第一外部高速光纤接口112通过光纤与所述FPGA模块12的第二外部高速光纤接口122连接。
进一步地，当所述异构CPU单板111为两个或两个以上时，通过光纤将所述两个或两个以上异构CPU单板111串联连接；当所述FPGA单板121为两个或两个以上时，通过光纤将所述两个或两个以上FPGA单板121串联连接。
所述异构CPU单板111用来存储程序代码，并根据代码指令控制整个系统的运行；同时，所述异构CPU单板111能够让高速的CPU核心运行在硬核上。
所述FPGA单板121用来运行逻辑程序，以验证逻辑的正确性。
当有许多超大规模IC芯片的原型验证的需求时，可以通过扩展异构CPU模块11及FPGA模块12，增加处理能力，满足不同IC芯片的容量需求，提高芯片验证的速率。
本发明实施例提供的集成电路芯片的原型验证装置由至少一个异构CPU模块11和至少一个FPGA模块12构成，在使用该装置进行集成电路芯片的原型验证时，将所要验证的程序代码烧写至异构CPU模块11中，这时，高速的CPU核心运行在硬核上，其他外设的逻辑运行在FPGA上，从而不仅可以满足超大规模IC芯片的原型验证的容量需求，还能够实现全IC芯片的全速验证，提高了工作效率。
实施例二
为了更加体现出本发明的目的，在上述实施例的基础上，进一步地详细说明。
图2为本发明集成电路芯片的原型验证装置实施例二的示意图；如图2所示，本实施例的集成电路芯片的原型验证装置02包括：异构CPU模块21、FPGA模块22；其中，
所述异构CPU模块21包括：至少一个异构CPU单板211、第一外部高速光纤接口212；
所述FPGA模块22包括：至少一个FPGA单板221、第二外部高速光纤接口222；
所述异构CPU模块21的第一外部高速光纤接口212通过光纤与所述FPGA模块22的第二外部高速光纤接口222连接。
进一步地，所述至少一个异构CPU单板211包括：至少一个异构CPU2111、与所述至少一个异构CPU2111对应的至少一个第一内部高速光纤接口2112和至少一个第一时钟数据恢复(Clock Data Recovery，CDR)芯片2113及至少一个第一外设电路2114第一时钟芯片2115；其中，
所述第一CDR芯片2113设置在所述异构CPU2111上，并与所述第一时钟芯片2115连接；所述第一外设电路2114与所述异构CPU2111连接。
所述第一内部高速光纤接口2112与所述第一外部高速光纤接口212连接。
在进行集成电路芯片的原型验证时，第一CDR芯片2113从第一内部高速光纤接口2112中恢复出时钟信号并提供给第一时钟芯片2115，装置则将第一时钟芯片2115的输出作为系统时钟。
所述第一时钟芯片2115为异构CPU单板2111提供系统时钟，当异构CPU单板2111未对接其他单板，如异构CPU单板、FPGA单板、射频(Radio Frequency，RF)单板时，系统时钟为本地时钟；而当异构CPU单板2111与其他单板对接时，所述第一时钟芯片2115则以第一CDR芯片2113恢复出来的时钟信号为参考时钟信号，将输出时钟锁定在参考时钟信号上，作为系统时钟，保证异构CPU单板2111与其他单板之间的时钟同源。
更进一步地，所述异构CPU2111包括：至少一个ARM单元2116及内部FPGA单元2117；所述ARM单元2116通过内部总线与所述内部FPGA单元2117连接。
进一步地，所述至少一个FPGA单板221包括：至少一个FPGA2211、与所述至少一个FPGA2211对应的至少一个第二内部高速光纤接口2212和至少一个第二时钟数据恢复(Clock Data Recovery，CDR)芯片2213及至少一个第二外设电路2214、第二时钟芯片2215；其中，
所述第二CDR芯片2213设置在所述FPGA2211上，并与所述第二时钟芯片2215连接；所述第二外设电路2214与所述FPGA2211连接。
所述第二内部高速光纤接口2212与所述第二外部高速光纤接口222连接。
在进行集成电路芯片的原型验证时，第二CDR芯片2213从第二内部高速光纤接口2212中恢复出时钟信号并提供给第二时钟芯片2215，使系统工作在第二时钟芯片2215输出的时钟上。
所述第二时钟芯片2215为FPGA单板221提供系统时钟，当FPGA单板221未对接其他FPGA单板时，系统时钟为本地时钟；而当FPGA单板221与其他FPGA单板对接时，所述第二时钟芯片2215则以第二CDR芯片2213恢复出来的时钟信号为参考时钟信号，将输出时钟锁定在参考时钟信号上，作为系统时钟，这样便能够保证FPGA单板221与其他单板之间的时钟同源。
更进一步地，所述第一时钟芯片为第一两级锁相环(Phase Locked Loop，PLL)芯片；所述第二时钟芯片为第二两级PLL芯片。
进一步地，当所述异构CPU单板211为两个或两个以上时，通过光纤将所述两个或两个以上异构CPU单板211串联连接；当所述FPGA单板221为两个或两个以上时，通过光纤将所述两个或两个以上FPGA单板221串联连接。
所述异构CPU单板211用来存储程序代码，并根据代码指令控制整个系统的运行；同时，所述异构CPU单板211提供硬核心和FPGA逻辑资源，让高速的CPU核心运行在硬核上，而逻辑运行在FPGA上。
所述FPGA单板221用来运行其他外设的逻辑程序，以验证逻辑的正确性。
当有许多超大规模IC芯片的原型验证的需求时，为了满足不同IC芯片的容量需求，在实际操作中可以通过扩展异构CPU模块11及FPGA模块12来实现；同时，通过扩展异构CPU模块11及FPGA模块12，还能够增强系统的处理能力，进而提高芯片验证的速率。
本发明实施例提供的集成电路芯片的原型验证装置使用异构CPU，该异构CPU的CPU核心与FPGA通过芯片内部总线连接，便于开发且可进行大量数据的传输，提高了系统的工作效率；使用本实施例的集成电路芯片的原型验证装置进行集成电路芯片的原型验证时，将所要验证的程序代码烧写至异构CPU模块中，这时，高速的CPU核心运行在ARM硬核上，其他外设逻辑则运行在异构CPU的内部FPGA单元及扩展的FPGA阵列单板上，从而不仅可以满足超大规模IC芯片的原型验证的容量需求，还能够实现全IC芯片的全速验证，提高了工作效率。
实施例三
为了更加体现出本发明的目的，在上述实施例的基础上，进一步地举例说明。
图3为本发明集成电路芯片的原型验证装置实施例三的示意图；如图3所示，本实施例的集成电路芯片的原型验证装置03包括：一个异构CPU单板31，两个FPGA单板32、33，第一外部高速光纤接口34，第二外部高速光纤接口35；所述异构CPU单板31的第一外部高速光纤接口34通过光纤与所述FPGA阵列单板32的第二外部高速光纤接口35连接。其中，
所述异构CPU单板31包括：两个异构CPU311、312，分别与所述异构CPU311、312对应的第一内部高速光纤接口313、314和第一外设电路315、316及第一CDR芯片317、318，第一两级PLL芯片319；其中，所述第一CDR芯片317与所述第一两级PLL芯片319连接，所述第一内部高速光纤接口313、314与所述第一外部高速光纤接口34连接。
进一步地，所述异构CPU311和异构CPU312均包括：4个A53的ARM处理器(AcornRISC Machine，ARM)硬核心及内部FPGA单元；所述ARM硬核心通过内部总线，如总线协议(Advanced eXtensible Interface，AXI)，与所述内部FPGA单元连接。
所述异构CPU单板31用来存储程序代码，并根据代码指令控制整个系统的运行；同时，所述异构CPU单板31为系统提供了8个ARM硬核心，让高速的CPU核心运行在ARM硬核上。
所述FPGA单板32包括：四个FPGA321、322、323、324，与所述FPGA321、322、323、324分别对应的第二内部高速光纤接口325、326、327、328和第二CDR芯片329、3210、3211、3212及第二外设电路3213、3214、3215、3216，第二两级PLL芯片3217；其中，所述第二CDR芯片329与所述第二两级PLL芯片3217连接，所述第二内部高速光纤接口325、326与所述第二外部高速光纤接口35连接。
所述FPGA单板33包括：四个FPGA331、332、333、334，与所述FPGA331、332、333、334分别对应的第二内部高速光纤接口335、336、337、338和第二CDR芯片339、3310、3311、3312及第二外设电路3313、3314、3315、3316，第二两级PLL芯片3317；其中，所述第二CDR芯片339与所述第二两级PLL芯片3317连接，所述第二内部高速光纤接口335、336通过光纤分别与所述FPGA单板32上的第二内部高速光纤接口327、328连接。
所述FPGA单板32及所述FPGA单板33用来运行外设逻辑，以验证外设逻辑的正确性。
具体地，在进行集成电路芯片的原型验证时，第一CDR芯片317从第一内部高速光纤接口313中将FPGA单板32的时钟恢复出来提供给第一两级PLL芯片319，第二CDR芯片339从第二内部高速光纤接口335中将FPGA单板32的时钟恢复出来提供给第二两级PLL芯片3317。
所述第一两级PLL芯片319为异构CPU单板31提供系统时钟。所述第一两级PLL芯片319以第一CDR芯片317恢复出来的FPGA单板32的时钟信号为参考时钟信号，将输出时钟锁定在参考时钟信号上，作为系统时钟，保证了异构CPU单板31与所述FPGA单板32之间的时钟同源。
所述第二两级PLL芯片3317为FPGA单板33提供系统时钟。所述第二两级PLL芯片3317以第二CDR芯片339恢复出来的FPGA单板32的时钟信号为参考时钟信号，将输出时钟锁定在参考时钟信号上，作为系统时钟，保证了FPGA单板33与所述FPGA单板32之间的时钟同源，进而保证了异构CPU单板31、FPGA单板32和FPGA单板33之间的时钟同源。
为了更加具体地理解时钟同源恢复，即通过高速光纤接口进行时钟恢复，在这里具体进行说明，图4为本发明时钟同源恢复的原理图；如图4所示，两个FPGA单板41、42通过光纤互联，FPGA单板42中选用一个AD9523芯片421，即一个两级PLL芯片作为第二时钟芯片，第二CDR芯片422与AD9523芯片421的第一级PLL输入端(REF1)连接。
初始状态下，AD9523芯片421的第一级PLL输入端没有参考时钟，这时，AD9523芯片421通过压控振荡器(Voltage Controlled X'tal Oscillator，VCXO)保证输出存在。因此，刚开始FPGA单板42的时钟由AD9523芯片421的第二级PLL单独提供，以保证FPGA单板42有时钟可以工作；FPGA单板42的FPGA1在此时钟下通过第二CDR芯片422将FPGA单板41发送过来的时钟恢复出来，并将时钟送到AD9523芯片421的第一级PLL输入端(REF1)，AD9523芯片421检测到第一级PLL有参考之后将输出时钟锁定在第一级PLL输入端(REF1)的时钟上，这样便保证了AD9523芯片421的输出与第一级PLL输入端(REF1)的时钟同源，即保证了FPGA单板41和FPGA单板42的时钟同源。
具体地，所述第一外设电路315、316、所述第二外设电路3213、3214、3215、3216及所述第二外设电路3313、3314、3315、3316是在进行集成电路芯片的原型验证时，为了满足不同芯片的需求而设置的，可以是网口、FLASH，但不限于此；例如，所要验证的芯片需要使用网口，则系统使用异构CPU单板31或FPGA单板32或FPGA单板33中设置的网口电路，从而满足所要验证的芯片的需求。
需要说明的是，本发明实施例提供的集成电路芯片的原型验证装置03选用的是一个放置有两个异构CPU的异构CPU单板和两个FPGA单板，但在实际的集成电路芯片验证过程中，则需要根据所要验证的IC芯片的CPU核心数量来选择需要几个异构CPU单板；例如，所要验证的IC芯片的CPU核心是8核或8核以下，而每个异构CPU具有4个ARM硬核心，则仅需要一个放置有两个异构CPU的异构CPU单板；如果所要验证的IC芯片的CPU核心是16核，则需要两个这样的异构CPU单板。
对于FPGA单板的数量，则要根据所要验证的IC芯片的逻辑容量的大小来确定；如果一个FPGA单板容量能够满足所要验证的IC芯片的逻辑容量需求，则仅用一个FPGA单板；如果所要验证的IC芯片的逻辑容量需要两个FPGA单板才能满足，则选用两个FPGA单板。
使用本发明实施例提供的集成电路芯片的原型验证装置进行集成电路芯片的原型验证时，高速的CPU核心运行在ARM硬核上，其他外设逻辑则运行在异构CPU311与异构CPU312的内部FPGA单元及FPGA单板32、33上，从而不仅可以满足超大规模IC芯片的原型验证的容量需求，还能够实现全IC芯片的全速验证；同时，装置采用两级PLL芯片作为时钟芯片，保证了不同单板间的时钟同源；所设置的外设电路也更好地满足了不同IC芯片的验证需求，从而实现IC的全速运行和全IC芯片的验证。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内；因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种集成电路芯片的原型验证装置，其特征在于，所述装置包括：
异构中央处理器CPU模块及现场可编程门阵列FPGA模块；
所述异构CPU模块包括：至少一个异构CPU单板、第一外部高速光纤接口；所述FPGA模块包括：至少一个FPGA单板、第二外部高速光纤接口；
所述异构CPU模块的第一外部高速光纤接口通过光纤与所述FPGA模块的第二外部高速光纤接口连接。
2.根据权利要求1所述的装置，其特征在于，所述至少一个异构CPU单板包括：
至少一个异构CPU、与所述至少一个异构CPU对应的至少一个第一内部高速光纤接口、与所述至少一个异构CPU对应的至少一个第一时钟数据恢复CDR芯片、第一时钟芯片；
所述第一CDR芯片设置在所述异构CPU上；
所述第一CDR芯片与所述第一时钟芯片连接；
所述第一内部高速光纤接口与所述第一外部高速光纤接口连接。
3.根据权利要求2所述的装置，其特征在于，所述异构CPU包括：至少一个ARM单元及内部FPGA单元；
所述ARM单元通过内部总线与所述内部FPGA单元连接。
4.根据权利要求2所述的装置，其特征在于，所述异构CPU单板为两个或两个以上时，通过光纤将所述两个或两个以上异构CPU单板串联连接。
5.根据权利要求2所述的装置，其特征在于，所述异构CPU单板还包括：与所述至少一个异构CPU对应的至少一个第一外设电路；
所述第一外设电路与所述异构CPU连接。
6.根据权利要求2至5任一所述的装置，其特征在于，所述第一时钟芯片为第一两级锁相环PLL芯片。
7.根据权利要求1所述的装置，其特征在于，所述至少一个FPGA单板包括：
至少一个FPGA、与所述至少一个FPGA对应的至少一个第二内部高速光纤接口、与所述至少一个FPGA对应的至少一个第二时钟数据恢复CDR芯片、第二时钟芯片；
所述第二CDR芯片设置在所述FPGA上；
所述第二CDR芯片与所述第二时钟芯片连接；
所述第二内部高速光纤接口与所述第二外部高速光纤接口连接。
8.根据权利要求7所述的装置，其特征在于，所述FPGA单板为两个或两个以上时，通过光纤将所述两个或两个以上FPGA单板串联连接。
9.根据权利要求7所述的装置，其特征在于，所述FPGA单板还包括：与至少一个FPGA对应的至少一个第二外设电路；
所述第二外设电路与所述FPGA连接。
10.根据权利要求7、8或9所述的装置，其特征在于，所述第二时钟芯片为第二两级锁相环PLL芯片。
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