CN110120810B - 一种同步计数器 - Google Patents
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Abstract
本发明公开了一种同步计数器，包括输入端COUNTER ENABLE、输入端CLOCK、输出端CARRY、输出端CARRY_B、状态输出端Q0、状态输出端Q1、状态输出端Q2和状态输出端Q3、第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第四触发器DFF4、第五触发器DFF5、第一二输入与非门ND1、第一二输入或非门NR1、第二二输入与非门ND2、第二二输入或非门NR2、第三二输入与非门ND3、第三二输入或非门NR3和第一非门INV1，其中，所述第一触发器DFF1、所述第二触发器DFF2、所述第四触发器DFF4的输入端和输出端分别包括输入端EN和输入端T以及输出端Q1和输出端QN，所述第三触发器DFF3和第五触发器DFF5的输入端和输出端分别包括输入端ENB和输入端T以及输出端Q2和输出端QN，所述输入端COUNTER ENABLE分别与所述第一触发器DFF1的输入端EN、所述第一二输入与非门ND1的第二输入端以及所述第二触发器DFF2的输入端EN连接。
Description
技术领域
本发明涉及电路元件技术领域，具体来说，涉及一种同步计数器。
背景技术
众所周知，作为一个电路元件，同步计数器是采用多个响应于固定周期的时钟的触发器进行向上或向下计数操作的。此外，同步计数还在一般的集成电路特别是在通过输入地址信号进行数据存取操作的半导体存储器中用作不可少的部件。
图2中采用的触发器单元均为T型触发器：若控制端EN为高时，触发器状态在时钟端T发现时钟上升沿时翻转一次；若控制端EN为低时，触发器保持原先的状态不变。图2(a)为串行进位，图2(b)为并行进位。图2(a)所示，进位信号Q0需要历经3个与门(A、B、C)的延迟。图2(b)所示，进位信号Q0只需要经历1个与门。因此，并行进位的同步计数器可以实现更高频率的运行。但是它也有局限性，扩展性差。如图2(b)所示，进位信号Q0需要驱动3个与门。如果同步计数器实现的计数范围很宽，那么进位信号需要驱动的门数就更多，限制了同步计数器计数范围的扩展。另外，每个触发器的负载不一致，同步计数器中各个状态的同步性能也会受到影响。
针对相关技术中的问题，目前尚未提出有效的解决方案。
发明内容
针对相关技术中的问题，本发明提出一种同步计数器，以克服现有相关技术所存在的上述技术问题。
本发明的技术方案是这样实现的：
一种同步计数器，包括输入端COUNTER ENABLE、输入端CLOCK、输出端CARRY、输出端CARRY_B、状态输出端Q0、状态输出端Q1、状态输出端Q2、状态输出端Q3、第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第四触发器DFF4、第五触发器DFF5、第一二输入与非门ND1、第一二输入或非门NR1、第二二输入与非门ND2、第三二输入与非门ND3、第二二输入或非门NR2和第三二输入或非门NR3、第一非门INV1，其中，所述第一触发器DFF1、所述第二触发器DFF2、所述第四触发器DFF4的输入端和输出端分别包括输入端EN和输入端T以及输出端Q1和输出端QN，所述第三触发器DFF3和第五触发器DFF5的输入端和输出端分别包括输入端ENB和输入端T以及输出端Q2和输出端QN，所述输入端COUNTER ENABLE分别与所述第一触发器DFF1的输入端EN、所述第一二输入与非门ND1的第二输入端以及所述第二触发器DFF2的输入端EN连接，所述输入端CLOCK分别与所述第一触发器DFF1的输入端T、所述第二触发器DFF2的输入端T、所述第三触发器DFF3的输入端T、所述第四触发器DFF4的输入端T以及第五触发器DFF5的输入端T连接，所述第一触发器DFF1的输出端Q1分别与所述输出端CARRY、所述第一二输入与非门ND1的第一输入端和所述第二二输入与非门ND2的第一输入端连接，所述第一触发器DFF1的输出端QN分别与所述输出端CARRY_B、所述第一二输入或非门NR1的第一输入端和所述第二二输入或非门NR2的第一输入端连接，所述第一二输入与非门ND1的输出端与所述第三触发器DFF3的输入端ENB连接，所述第三触发器DFF3的输出端QN分别与所述第一二输入或非门NR1的第二输入端和所述第三二输入或非门NR3的第一输入端连接，所述第四触发器DFF4的输出端QN与所述第三二输入或非门NR3的第二输入端连接，所述第三二输入或非门NR3的输出端分别与所述第二二输入与非门ND2的第二输入端和所述第三二输入与非门ND3的第一输入端连接，所述第二二输入与非门ND2的输出端与所述第五触发器DFF5的输入端ENB连接，所述第五触发器DFF5的输出端QN与所述第一非门INV1的输入端连接，所述第一非门INV1的输出端与所述第三二输入与非门ND3的第二输入端连接，所述第三二输入与非门ND3的输出端与所述第二二输入或非门NR2的第二输入端连接，所述第二触发器DFF2的输出端Q1、所述第三触发器DFF3的输出端Q2、所述第四触发器DFF4的输出端Q1和所述第五触发器DFF5的输出端Q2分别连接有状态输出端Q0、状态输出端Q1、状态输出端Q2和状态输出端Q3。
进一步的，所述第一触发器DFF1、所述第二触发器DFF2和所述第四触发器DFF4均为带有EN控制端的T型触发器，所述第三触发器DFF3和所述第五触发器DFF5均为带有ENB控制端的T型触发器，其中，所述第一触发器DFF1、所述第二触发器DFF2和所述第四触发器DFF4均为EN控制端的T型触发器。
进一步的，所述同步计数器单独使用一个T型触发器产生两路差分输出的进位信号CARRY和CARRY_B，并且交替使用EN控制端的T型触发器和ENB控制端的T型触发器。
本发明的有益效果：本发明单独使用一个T型触发器产生两路差分输出的进位信号CARRY和CARRY_B，并且交替使用EN控制端的T型触发器和ENB控制端的T型触发器，如此实现，一方面保持了并行进位计数器的高速特性，另一方面又解决了进位信号驱动能力和多输入与门的问题，保持了串行进位计数器良好的可扩展性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，例如将所述第一触发器DFF1改成ENB控制端的T型触发器。
图1是根据本发明实施例的一种同步计数器的电路图；
图2中图2(a)和图2(b)为传统的高速同步计数器的电路图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
根据本发明的实施例，提供了一种同步计数器。
如图1所示，根据本发明实施例的一种同步计数器，包括输入端COUNTER ENABLE、输入端CLOCK、输出端CARRY、输出端CARRY_B、状态输出端Q0、状态输出端Q1、状态输出端Q2、状态输出端Q3、第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第四触发器DFF4、第五触发器DFF5、第一二输入与非门ND1、第一二输入或非门NR1、第二二输入与非门ND2、第三二输入与非门ND3、第二二输入或非门NR2和第三二输入或非门NR3、第一非门INV1，其中，所述第一触发器DFF1、所述第二触发器DFF2、所述第四触发器DFF4的输入端和输出端分别包括输入端EN和输入端T以及输出端Q1和输出端QN，所述第三触发器DFF3和第五触发器DFF5的输入端和输出端分别包括输入端ENB和输入端T以及输出端Q2和输出端QN，所述输入端COUNTER ENABLE分别与所述第一触发器DFF1的输入端EN、所述第一二输入与非门ND1的第二输入端以及所述第二触发器DFF2的输入端EN连接，所述输入端CLOCK分别与所述第一触发器DFF1的输入端T、所述第二触发器DFF2的输入端T、所述第三触发器DFF3的输入端T、所述第四触发器DFF4的输入端T以及第五触发器DFF5的输入端T连接，所述第一触发器DFF1的输出端Q1分别与所述输出端CARRY、所述第一二输入与非门ND1的第一输入端和所述第二二输入与非门ND2的第一输入端连接，所述第一触发器DFF1的输出端QN分别与所述输出端CARRY_B、所述第一二输入或非门NR1的第一输入端和所述第二二输入或非门NR2的第一输入端连接，所述第一二输入与非门ND1的输出端与所述第三触发器DFF3的输入端ENB连接，所述第三触发器DFF3的输出端QN分别与所述第一二输入或非门NR1的第二输入端和所述第三二输入或非门NR3的第一输入端连接，所述第四触发器DFF4的输出端QN与所述第三二输入或非门NR3的第二输入端连接，所述第三二输入或非门NR3的输出端分别与所述第二二输入与非门ND2的第二输入端和所述第三二输入与非门ND3的第一输入端连接，所述第二二输入与非门ND2的输出端与所述第五触发器DFF5的输入端ENB连接，所述第五触发器DFF5的输出端QN与所述第一非门INV1的输入端连接，所述第一非门INV1的输出端与所述第三二输入与非门ND3的第二输入端连接，所述第三二输入与非门ND3的输出端与所述第二二输入或非门NR2的第二输入端连接，所述第二触发器DFF2的输出端Q1、所述第三触发器DFF3的输出端Q2、所述第四触发器DFF4的输出端Q1和所述第五触发器DFF5的输出端Q2分别连接有状态输出端Q0、状态输出端Q1、状态输出端Q2和状态输出端Q3。
另外，在一个实施例中，所述第一触发器DFF1、所述第二触发器DFF2和所述第四触发器DFF4均为带有EN控制端的T型触发器，所述第三触发器DFF3和所述第五触发器DFF5均为带有ENB控制端的T型触发器，其中，所述第一触发器DFF1、所述第二触发器DFF2和所述第四触发器DFF4均为EN控制端的T型触发器。
另外，在一个实施例中，所述同步计数器单独使用一个T型触发器产生两路差分输出的进位信号CARRY和CARRY_B，并且交替使用EN控制端的T型触发器和ENB控制端的T型触发器。
综上所述，借助于本发明的上述技术方案，通过本发明单独使用一个T型触发器产生两路差分输出的进位信号CARRY和CARRY_B，并且交替使用EN控制端的T型触发器和ENB控制端的T型触发器，如此实现，一方面保持了并行进位计数器的高速特性，另一方面又解决了进位信号驱动能力和多输入与门的问题，保持了串行进位计数器良好的可扩展性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (3)
1.一种同步计数器，其特征在于，包括输入端COUNTER ENABLE、输入端CLOCK、输出端CARRY、输出端CARRY_B、状态输出端Q0、状态输出端Q1、状态输出端Q2、状态输出端Q3、第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第四触发器DFF4、第五触发器DFF5、第一二输入与非门ND1、第一二输入或非门NR1、第二二输入与非门ND2、第三二输入与非门ND3、第二二输入或非门NR2和第三二输入或非门NR3、第一非门INV1，其中，所述第一触发器DFF1、所述第二触发器DFF2、所述第四触发器DFF4的输入端和输出端分别包括输入端EN和输入端T以及输出端Q1和输出端QN，所述第三触发器DFF3和第五触发器DFF5的输入端和输出端分别包括输入端ENB和输入端T以及输出端Q2和输出端QN，所述输入端COUNTER ENABLE分别与所述第一触发器DFF1的输入端EN、所述第一二输入与非门ND1的第二输入端以及所述第二触发器DFF2的输入端EN连接，所述输入端CLOCK分别与所述第一触发器DFF1的输入端T、所述第二触发器DFF2的输入端T、所述第三触发器DFF3的输入端T、所述第四触发器DFF4的输入端T以及第五触发器DFF5的输入端T连接，所述第一触发器DFF1的输出端Q1分别与所述输出端CARRY、所述第一二输入与非门ND1的第一输入端和所述第二二输入与非门ND2的第一输入端连接，所述第一触发器DFF1的输出端QN分别与所述输出端CARRY_B、所述第一二输入或非门NR1的第一输入端和所述第二二输入或非门NR2的第一输入端连接，所述第一二输入与非门ND1的输出端与所述第三触发器DFF3的输入端ENB连接，所述第三触发器DFF3的输出端QN分别与所述第一二输入或非门NR1的第二输入端和所述第三二输入或非门NR3的第一输入端连接，所述第四触发器DFF4的输出端QN与所述第三二输入或非门NR3的第二输入端连接，所述第三二输入或非门NR3的输出端分别与所述第二二输入与非门ND2的第二输入端和所述第三二输入与非门ND3的第一输入端连接，所述第二二输入与非门ND2的输出端与所述第五触发器DFF5的输入端ENB连接，所述第五触发器DFF5的输出端QN与所述第一非门INV1的输入端连接，所述第一非门INV1的输出端与所述第三二输入与非门ND3的第二输入端连接，所述第三二输入与非门ND3的输出端与所述第二二输入或非门NR2的第二输入端连接，所述第二触发器DFF2的输出端Q1、所述第三触发器DFF3的输出端Q2、所述第四触发器DFF4的输出端Q1和所述第五触发器DFF5的输出端Q2分别连接有状态输出端Q0、状态输出端Q1、状态输出端Q2和状态输出端Q3。
2.根据权利要求1所述的一种同步计数器，其特征在于，所述第一触发器DFF1、所述第二触发器DFF2和所述第四触发器DFF4均为带有EN控制端的T型触发器，所述第三触发器DFF3和所述第五触发器DFF5均为带有ENB控制端的T型触发器，其中，所述第一触发器DFF1、所述第二触发器DFF2和所述第四触发器DFF4均为EN控制端的T型触发器。
3.根据权利要求2所述的一种同步计数器，其特征在于，所述同步计数器单独使用一个T型触发器产生两路差分输出的进位信号CARRY和CARRY_B，并且交替使用EN控制端的T型触发器和ENB控制端的T型触发器。
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