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用于容错和柔性测试签名生成器的方法和装置 Download PDF

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Abstract

一种装置，其具有产生型式的生成器以及被配置来从该生成器接收型式的多个扫描链。多个签名寄存器被耦合到扫描链，用于在集成器件的一种模式期间接收至少一个扫描链的输出。

Description

用于容错和柔性测试签名生成器的方法和装置
技术领域
本发明涉及用于测试改进的设计，特别是涉及用于集成器件中的容错和柔性测试签名生成器的方法和装置。
背景技术
现代集成电路(IC)器件在一个半导体芯片上包括了大量的门电路，将这些门电路互连从而执行多样而复杂的功能。含有这样的超大规模集成电路(VLSI)的IC的制造必须不出现错误，因为制造缺陷可能阻止IC执行IC被设计来执行的所有功能。这些需求需要对IC设计进行验证以及在制造IC后进行多种类型的电学测试。
但是，随着IC复杂度的增加，对IC中的每个器件进行验证和电学测试的成本和复杂度也随之上升。电学测试确保了VLSI电路中的每个节点正确地发挥功能。因此，每个节点需要单独地以及在与IC中的其他节点结合时，在所有可能的操作组合中都正确地发挥功能。一般说来，电学测试通过自动测试设备(Automated Testing Equipment，ATE)进行，该设备运用测试向量来进行期望的测试。测试向量描述了一段时间内每个封装引线预期的测试输入(或信号)、关联的时钟脉冲(或脉冲)以及预期的测试输出(或信号)，这通常是试图“测试”一个具体的节点。对于复杂的电路，这可能包括大量的测试向量，当然就占用了很长的测试时间。
解决该问题的一个办法是通过面向测试的设计(Design for Test，DFT)。DFT方法使用多种测试电路。一类测试电路是逻辑电路中的扫描路径或扫描环路。扫描路径或扫描环路包括同步时钟主/从锁存器(或扫描触发器)链，链中的每一个都被连接到逻辑电路中的特定节点。一般的扫描电路设计包括一个或多个分离的扫描路径或扫描环路。扫描锁存器可以用扫描向量的串行数据流加载，这些扫描向量将逻辑电路节点设置为预定状态。然后逻辑电路可以以正常的方式被操作，并且操作结果被存储在各自的锁存器中。扫描输出操作依次卸载锁存器的内容，并且对关联节点的测试操作的结果进行不正确节点操作的分析。
用于验证节点功能性的一般的电路使用一个多输入签名寄存器(MISR)来接收扫描链的输出。另外，需要附加逻辑来对集成器件进行初始化以防止由于未初始化节点而导致的签名损坏(corruption)。但是，这需要有效的仿真，以及由于确保所有节点被初始化的附加逻辑和设计仿真而导致的成本开销。另外，任何扫描链缺陷都会在MISR中不利地影响数据和签名的损坏。
发明内容
本发明一个方面公开了一种装置，该装置包括：生成器，用于产生型式；多个扫描链，用于从生成器接收型式；和多个独立地重置并使能的签名寄存器，其被耦合到多个扫描链，用于在集成器件的一种模式期间接收这多个扫描链中至少一个的输出，多个签名寄存器同时被全局信号重置，至少一个签名寄存器在该签名寄存器探测到未初始化逻辑节点之前一个时钟周期被禁止，并且一旦该未初始化逻辑节点的值被有效数据替代，该签名寄存器被使能。
本发明的另一个方面公开了一种集成器件，该集成器件包括：生成器，用于产生型式；多个扫描链，用于从生成器接述型式；和多个独立地重置的签名寄存器的组件，这多个独立地重置的签名寄存器被全局信号重置，并且该组件选择至少一个耦合到一个扫描链的单个时钟域的签名寄存器，该组件相对于扫描链的时钟域被耦合到多个扫描链，以在该集成器件的一种模式期间接收多个扫描链中至少一个的输出。
附图说明
本发明通过实例的型式进行图示说明，并且不局限于如下的附图。类似的数字指代相似的元件，其中：
图1图示说明了本发明实施例所使用的框图。
图2图示说明了本发明实施例所使用的电路图。
具体实施方式
对用于集成器件中的容错和柔性测试签名生成器的方法和装置进行讨论。在下面的说明中，为了进行解释的目的，阐述了许多细节来提供对本发明全面的理解。但是，本领域普通技术人员应该明白，为了实施本发明并不需要这些特定的细节。
图1图示说明了本发明实施例所使用的框图100。该框图100包括线性反馈移位寄存器102(LFSR)，多个独立地选择对多个扫描链110-114的输入的多路复用器104-108，并且多个多输入签名寄存116-118(MISR)被耦合到多个扫描链的输出上。在一个实施例中，每个MISR被耦合到每个扫描链110-114的输出上。在一个实施例中，MISR 116-118接收重置控制，并被独立地重置，这将在图2中进一步讨论。在另一个实施例中，MISR 116-118同时被全局重置信号重置或被全局使能信号使能。
LFSR 102产生测试型式(test pattern)，这些型式在一个实施例中经由多路复用器104-108被发送到多个扫描链。在另一个实施例中，来自LFSR的测试型式在不需要多路复用器104-108的情形下被发送到多个扫描链。对于有多路复用器104-108的实施例，操作的一个例子是多路复用器104选择扫描输入信号S1_0或来自LFSR 102的输入，并将输入发送到扫描链110。控制信号，即测试模式(test mode)指示多路复用器将哪个输入发送到扫描链。在一个实施例中，测试模式信号是逻辑1，并且使能逻辑内置自测试模式(logic built in self test mode，LBIST)。如果测试模式信号是逻辑1，多路复用器104选择LFSR 102的输入发送到扫描链110。MISR 116-118接收来自多个扫描链110-114的输出的输入，这将在图2中进一步讨论。在一个实施例中，为了对预期的测试型式结果和存储在MISR中的实际测试型式结果进行比较，MISR的内容被发送到自动测试设备(ATE)。在一个实施例中，图1位于一个集成器件上。
图2图示说明了本发明实施例所使用的电路图200。在一个实施例中，电路200是对框图100中的一个MISR的门电路级的实现。
MISR(n)_rst_in信号初始化MISR，并且是使能数据捕获的第一步。在一个实施例中，逻辑与门202接收使能信号MISR_ENABLE以及测试模式信号。在另一个例子中，使用多路复用器代替与门202。对于具有逻辑与门202的实施例，在MISR被脉冲MISR(n)_rst_in信号初始化之后，逻辑与门202使能MISR的数据捕获特征，并且要求MISR_ENABLE以及测试模式信号均为逻辑高“1”。接下来，MISR将从扫描链，具体地说是从多个信号in0、in1、in2、in3、in4、in5、in6、in7和in8捕获数据送入多个触发器220-230。多个XOR门电路和触发器(SFF)可以对从扫描链的输出in0-in8所接收的多项式进行的分析。例如，多项式可以被分解，余数被分析来确认是否与签名相匹配。基于仿真结果，签名指出了该器件是正确地发挥功能还是有缺陷的集成器件。所述多个XOR门电路和触发器接收签名并且对其进行分析。
本领域普通技术人员在设计限制的基础上能够理解MISR门电路级实现的多种可能性，设计限制例如硅片尺寸、电源要求、多项式规格以及设计功能规格。例如，基于输入信号in0-in8的数目，多项式的大小可以被增加或被减少。另外，MISR 116-118中每一个都可以具有单独的时钟或者是全局时钟来禁止输入捕获功能。逻辑与门202可以用多路复用器代替。另外，人们可以通过增加MISR的长度来解决伪信号(aliasing)问题，其具有减少伪信号效应的效果。
当MISR已经被脉冲MISR(n)_rst_in信号初始化并且与门202的输出是逻辑高时，电路图200处于如上所述的数据捕获模式。但是，如果来自未初始化节点的值传送至MISR的输入，那么在未初始化节点的值本应被捕获到MISR中的时钟周期，通过将MISR_ENABLE信号设置为逻辑零“0”来禁止MISR数据捕获。在一个实施例中，未初始化节点的值本应被捕获的时钟周期由逻辑仿真软件确定。一旦未初始化节点的时钟周期已经被确定，MISR将被禁止在未初始化值被MISR接收之前一个时钟周期接收输入。接下来，一旦未初始化节点的值被有效数据替代，通过将MISR_ENABLE信号设置为逻辑壹“1”来使能数据捕获。因此，在图1中所描述的每个MISR可以独立地被控制和重置。
尽管存在来自未初始化节点的值，图2仍使得能够产生签名。另外，由于存在多个MISR，本发明在一个MISR被禁止时可以产生签名。在一个实施例中，每个MISR基于各自的时钟域从扫描链接收输入，其中，尽管存在被损坏的时钟域，基于时钟域的MISR的分离(segregation)也将允许产生签名。因此，本发明允许柔性的容错测试签名的产生。
本领域普通技术人员将会理解对多个实施例的使用。例如，每个MISR可以接收不同数目的输入，具体地说，MISR 116可以接收8路输入，而MISR 118可以接收来自扫描链的16路输入。本发明能够支持MISR的门电路级实现的多种变化。例如，具有单独的时钟、重置和禁止控制的MISR可以由逻辑线路或外部引线控制。相对比的是，多个MISR可以通过由逻辑线路或外部引线产生的一个全局信号同时重置或禁止。同样的，本发明通过能够添加更多的逻辑线路和触发器来存储更大的多项式的能力，可以支持具有不同多项式大小的MISR。
尽管为了便于解释和理解，已经参考特定的模式和实施例对本发明进行了说明，但是本领域普通技术人员将理解的是，本发明并不是必须地限制于这里所示出的具体特征，本发明可以以多种落入这里所公开的范围和精神以内的型式进行实施。因此，本发明被给与所附权利要求最充分许可的范围。

Claims (10)

1.一种装置，包括：
生成器，用于产生型式；
多个扫描链，用于从所述生成器接收所述型式；和
多个独立地重置并使能的签名寄存器，其被耦合到所述多个扫描链，用于在集成器件的一种模式期间接收所述多个扫描链中至少一个的输出，所述多个签名寄存器同时被全局信号重置，至少一个签名寄存器在该签名寄存器探测到未初始化逻辑节点之前一个时钟周期被禁止，并且一旦所述未初始化逻辑节点的值被有效数据替代，该签名寄存器被使能。
2.如权利要求1所述的装置，还包括多个多路复用器，其被耦合到所述生成器和多个扫描链，用于响应信号将来自所述生成器的所述型式发送到所述多个扫描链。
3.如权利要求2所述的装置，其中，所述被响应的信号是内置自测试激活。
4.如权利要求1所述的装置，其中，所述签名寄存器包括多个触发器来接收所述扫描链的所述输出。
5.如权利要求1所述的装置，其中，所述集成器件的一种模式是具有至少一个未初始化逻辑节点的状态。
6.一种集成器件，包括：
生成器，用于产生型式；
多个扫描链，用于从所述生成器接收所述型式；和
多个独立地重置的签名寄存器的组件，所述多个独立地重置的签名寄存器被全局信号重置，并且所述组件选择至少一个耦合到一个扫描链的单个时钟域的签名寄存器，
所述组件相对于扫描链的时钟域被耦合到多个扫描链，以在所述集成器件的一种模式期间接收所述多个扫描链中至少一个的输出，
至少一个签名寄存器在探测到未初始化逻辑节点之前一个时钟周期被禁止，并且一旦所述未初始化逻辑节点的值被有效数据替代，该签名寄存器被使能。
7.如权利要求6所述的集成器件，还包括多个多路复用器，其被耦合到所述生成器和多个扫描链，用于响应信号将来自所述生成器的所述型式发送到所述多个扫描链。
8.如权利要求7所述的集成器件，其中所述被响应的信号是内置自测试激活。
9.如权利要求6所述的集成器件，其中，所述签名寄存器包括多个触发器来接收所述扫描链的所述输出。
10.如权利要求6所述的集成器件，其中，所述集成器件的一种模式是具有至少一个未初始化逻辑节点的状态。
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