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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die
vorliegende Erfindung betrifft allgemein optische Übertragungssysteme,
die Leitungsabschlusseinrichtungen verwenden, die auf SDH-Netzwerke über große Entfernungen
anwendbar sind, und insbesondere terrestrische, die Vorwärtsfehlerkorrektur-(FEC-)Codes
verwenden, um eine Signalqualität,
wie beispielsweise eine Bitfehlerrate (BER), zu verbessern.
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Stand der
Technik
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Ein
Netzwerk mit synchroner digitaler Hierarchie (SDH-Netzwerk) ist
unter einem Konzept einer Mehrschichtenstruktur aufgebaut, welche
aus einer Pfadschicht, einer Multiplexabschnittsschicht und einer
Regeneratorabschnittsschicht besteht. Die Pfadschicht ist zwischen
Pfadabschlusseinrichtungen (PTEs) gebildet; die Multiplexabschnittsschicht
ist zwischen Leitungsabschlussmultiplexern (LT-MUXs) gebildet; und
ein Regeneratorabschnitt ist als Intervall eines Abstands zwischen
zwei benachbarten Repeatern bzw. Zwischenverstärkern definiert. Eine digitale
Kommunikation zwischen PETs wird in diesen SDH-Einrichtungen als
folgende Sequenz beendet. In einer Pfad-Nutzlast enthaltene Daten
werden von der PTE zum LT-MUX transferiert, bei welchem ein Pfad
zusammen mit anderen Pfaden multiplext wird, um einen Frame eines
synchronen Transportmoduls (d.h. STM-Frame) mit einem verarbeiteten Abschnittszusatz
(SOH) zu bilden. Ein resultierender STM-Frame wird über mehrere
Regeneratorabschnitte, von welchen jeder durch Repeater verbunden
ist, in Richtung zu einem entgegengesetzten LT-MUX übertragen.
Der LT-MUX auf einer Empfängerseite
schließt
die SOH des STM-Frames
ab und demultiplext sie in Pfade, die zu einer Zielort-PTE geliefert
werden. Gemäß den CCITT-Empfehlungen
in Bezug auf eine optische SDH-Übertragung,
wobei CCITT die Gestaltergruppe für die internationale Telekommunikationsvereinigungs-Telekommunikation (ITU-T)
ist, wird der STM-Frame in einer Anordnung von Bytes vom Matrixtyp
gezeigt und wird hauptsächlich
in zwei Pfade aufgeteilt: SOH und Nutzlast. Der SOH wird in zwei
Unterteilabschnitte aufgeteilt: einen Regeneratorabschnittszusatz
(RSOH) und einen Multiplexabschnittszusatz (MSOH). Jedes Byte im RSOH
wird bei der Regeneratorabschnittsschicht verarbeitet, und diejenigen
im MSOH bei der Multiplexabschnittsschicht. Eine bestimmte Anzahl
von SOH-Bytes ist für
bestimmte Anwendungen definiert worden, während andere SOH-Bytes undefiniert
bleiben, was für
weitere kundenangepasste Nutzungen erforderlich sein wird.
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Es
sind zwei Arten von Repeatern vorgesehen: ein Regenerator (REP)
und ein linearer Repeater (L-REP). Der REP ist eine optoelektronische
Einrichtung, die Optisch/Elektrisch-Wandler verwendet und Regenerations-,
Zeitrückstellungs-
und Neuformungsfunktionen hat, so dass er bezüglich einer Konfiguration kompliziert
ist und im Vergleich mit dem L-REP teuer ist. Von L-REPs, die mit
Er dotierte Faserverstärker
(EDFAs) enthalten wird erwartet, dass sie aufgrund ihrer Kosteneffektivität und ihrer
Flexibilität
in Bezug auf eine Betriebs-Bitrate in naher Zukunft in optischen Übertragungssystemen
häufig
eingesetzt werden. In terrestrischen Systemen führt ihr Einsatz zu einer Mischung
von L-REPs und optoelektrischen REPs, wobei ein Erweitern einer
REP-Spanne durch Ersetzen von REP durch L-REP kosteneffektivere
Systeme realisiert. Jedoch führt
bei weniger REPs eine Verkettung von mehreren L-REPs zu einer Akkumulation
von optischem Rauschen und erhöht
eine Gesamtdispersion einer Faserleitung zwischen REPs, was optische
Wellenformen verschlechtert und in einer Bitfehlerraten-(BER-)Plattform
resultiert. Beispielsweise verbessert sich in einem optischen 10-Gbit/s-Übertragungssystem,
bei welchem 19 L-REPs bei einer gesamten Leitungsstrecke von 1260
km verwendet werden, eine Übertragungsleistung
von so viel wie 4 dB BER nur etwas von 10–9 bis
10–11.
Dies wird durch das Dokument "Design
and Operation of Transmission Lines containing Er-Doped Fiber Amplifiers" für IEEE GLOBE-COM
1992, S. 1875 berichtet, das von K. Aoyama, Y. Yamabayashi und K.
Hagimoto zur Verfügung gestellt
ist. Daher wird in starkem Maß ein
Verfahren gefordert, das eine von einer Übertragungsleistung unabhängige BER
verbessert: ein Korrigieren von Bitfehlern unter Verwendung von
Vorwärtsfehlerkorrektur-(FEC-)Codes.
Bislang wird die Technologie hauptsächlich auf Funkkommunikationssysteme
angewendet, wie beispielsweise eine Satelliten- oder Mobilkommunikation,
die eine Begrenzung der Übertragungs-
bzw. Sendeleistung hat. Nun werden Anstrengungen unternommen, um
FEC-Codiertechniken bei optischen Übertragungssystemen anzuwenden,
und zwar insbesondere bei unterseeischen transozeanischen. Einige
der Studien werden nachfolgend beschrieben.
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1991
führten
Moro und Candiani eine optische nicht regenerative Übertragung über 200
km mit 565 Mbit/s (700 Mbit/s nach einer Codierung) durch. Das Ergebnis
ihres Experiments ist durch das Dokument mit dem Titel "565 Mbit/s Optical
Transmission System for Repeaterless Sections up to 200 km" beschrieben, das
von P. Moro und D. Candiani für
IEEE ICC, 1991, S. 1217 zur Verfügung
gestellt ist. Ein BCH-(167,
151)-Code kann eine Fehlerkorrekturfunktion bis zu 2 Bits in 167
Bits durchführen,
und ein erhaltener Codiergewinn war 2,5 dB, wobei "BCH" eine Abkürzung für "Bose-Chaudhuri-Hocquengham" ist. 1992 demonstrierten
Galba et al. Experimente unter Verwendung eines RS-(255,239)-Codes
bei einer repeaterlosen bzw. zwischenverstärkerfreien Übertragung von 401 km bei einer
Bitrate von 622 Mbit/s (710 M10 Mbit/s nach einer Codierung) sowie
bei einer repeaterlosen Übertragung über 357
km bei 2,4 Gbit/s (2,8 Gbit/s nach einer Codierung), wobei "RS" eine Abkürzung für "Reed-Solomon" ist. Ergebnisse der
Experimente sind in dem Dokument mit dem Titel "410 km, 622 Mbit/s and 357 km, 2.488
Gbit/s IM/DD Repeaterless Transmission Experiments using Er-Doped
Fiber Amplifiers and Error Correcting Code", welches von P. M. Galba, J. L. Pamart,
R. Uhel, E. Leclerc, J. O. Prorud, F. X. Ollivier und S. Bordrieux
für IEEE
Photonics Technology Letters, Vol. 4, No. 10, 1992, S. 1148 zur
Verfügung
gestellt ist. Trotz ihrer exzellenten Korrekturfähigkeit erhöhen diese Codes eine Leitungsrate,
die bei terrestrischen Hochgeschwindigkeitssystemen nicht geleistet
werden kann: sie sind nicht konsistent mit einem STM-Frame-Format,
das auf der CCITT-Empfehlung G. 707, 708, 709 basiert. Diese Codes
erfordern ein spezielles Übertragungsformat,
so dass alle im System verwendeten REPs angepasst bzw. kundenangepasst werden
müssen,
um mit dem speziellen Übertragungsformat
fertig zu werden: herkömmliche
REPs können
nicht auf ihr FEC-System angewendet werden.
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Leitungsratenerhöhungen können vermieden
werden, wenn Prüfbits
in existierende nicht verwendete Bytes in einer Signalform abgebildet
werden können.
Grover und Moore schlugen einen STS-1-Pfad (52 Mbit/s) vor, der
in einem zyklischen (6208,6195)-Hamming-Code codiert ist. Der Vorschlag
ist durch das Dokument mit dem Titel "Design and Characterization of an Error-Correcting
Code for the SONET-STS-1 Tributary" beschrieben, das von W. D. Grover und
T. E. Moore für
IEEE Transactions on Communications, Vol. 38, No. 4, S. 467 zur
Verfügung
gestellt ist. Dreizehn Prüfbits
werden in Pfadzusatz-(POH-)Hilfsbytes in einem SONET-Format abgebildet.
Es ist keine Modifikation bezüglich
einer physikalischen Schnittstelle oder Abschnittsabschlussschaltungen
auf der Leitung erforderlich.
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Jedoch
ist es nicht einfach, diesen Vorschlag auf Pfade anzuwenden, die
andere als STS-1 sind. Verkettete virtuelle Behälter bzw. Container, wie beispielsweise
VC-4-Xc (wobei X
= 1, 4, 16), werden bald eingeführt
werden, um ATM-Zellen zu befördern bzw.
weiterzuleiten, wobei "ATM" eine Abkürzung für "Asynchroner Übertragungsmode" ist. Unterschiedliche
Codes müssen
für diese
Hochgeschwindigkeitspfade erdacht werden. Suzuki schlägt einen
Fehlerkorrektur-Hamming-Code
für einen
Verkettungspfad vor. Der Vorschlag ist durch das Dokument des japanischen
offengelegten Patents Nr. 6-29956 mit dem Titel "An Insertion Processing Method of Error
Correcting Code in a SDH Signal and an Optical Transmission Device" beschrieben, welches
von Teruhiko Suzuki von Fujitsu Corporation Ltd. aus Japan erfunden
ist. Hierin ist ein Codewort "VC-4-16c". Gemäß dem Vorschlag
werden erzeugte Prüfbits
in einen Stopfbereich eingeführt,
der für
leere Bits existiert, wobei der Stopfbereich an einer Stelle zwischen
POH und Nutzlast bei dem VC-4-16c vorgesehen ist. Die Situation
ist in 21 gezeigt. Jedoch kann das
Verfahren nicht für
ein Fehlerkorrekturschema auf dem Pfad akzeptiert bzw. angenommen
werden, der ein anderer als VC-4-16c ist. Unterschiedliche FEC-Codes
sind für
unterschiedliche Pfadgeschwindigkeiten nötig, und darüber hinaus
ist das Fehlerkorrekturschema nicht auf einen VC-4-Frame anwendbar,
weil er keinen Stopfbereich hat. Beide der Verfahren sind unter
dem Konzept entwickelt, dass FEC bei der Pfadschicht durchgeführt wird.
Bei einer Berücksichtigung
einer Tatsache, dass eine Übertragungsleitung
bei LT-MUX basierend auf Bitfehlern zu einer Schutzleitung umgeschaltet
wird, die durch eingebettete B2-Bytes bei MSOH erfasst sind, können Fehlerkorrekturen
bei der Pfadschicht eine Häufigkeit
von unerwünschten
Bitverlusten, die durch ein Leitungsumschalten verursacht werden,
nicht lindern.
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Paxal
et al. hat einen Reed-Solomon-(524,522)-Code vorgeschlagen. Dieser
Vorschlag ist durch das Dokument mit dem Titel "Error Correction Codeing for High-Speed Optical Transmission
Systems Based on the Synchronous Digital Hierarchy", European Transactions
on Telecommunications (ETT), Vol. 4, No. 6, S. 623 beschrieben,
das von V. Paxal, P. Jourdain und G. Karam zur Verfügung gestellt
ist. In ihrem Vorschlag wird eine STM-1-Nutzlast in drei Teile aufgeteilt,
und jeder Bruchteil wird auf parallele Weise von 12 codiert. Durch
eine FEC-Schaltung erzeugte Prüfbytes
werden nicht nur in MSOH eingeführt,
sondern auch in RSOH. Hierbei ist ein FEC-Code unabhängig von
einer Pfadgröße, jedoch
muss eine FEC-Schaltung
in jedem REP eingesetzt werden, und alle REP-Schaltungen würden kundenangepasst
werden müssen. Zusätzlich erfordert
der FEC-Code unterschied liche Codierschaltungen für unterschiedliche
STM-N-(wobei N > 1)-Systeme,
während
ein Decodierprozess in jedem REP eine Akkumulation einer signifikanten Ende-zu-Ende-Verzögerung verursacht.
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Andererseits
ist es unter einem Gesichtspunkt einer Verarbeitungsschaltungskonfiguration nötig, eine
spezielle Schaltungskonfiguration für den FEC-Code zu erfinden,
und ihr Entwicklungsschema ist wie folgt:
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Eine
Codierschaltung von FEC-Codes in optischen Übertragungssystemen ist aufgrund
einer großen
Codewortgröße und aufgrund
ihrer höheren Taktrate
(z.B. 156 MHz) komplexer als normale. Eines niedrigen Energieverbrauchs
und kosteneffektiver Implementierungen halber könnte die Codierschaltung auf
einer feldprogrammierbaren Gatearray-(FPGA-)Schaltung in C-MOS-Technik
realisiert werden. Jedoch ist es bei der höheren Taktrate (z.B. 156 MHz)
für FPGAs
unmöglich,
ankommende Daten auf eine serielle Weise zu verarbeiten. Daher ist es
nötig,
eine spezielle Schaltungskonfiguration zur Verfügung zu stellen, die eine parallele
Verarbeitung für
die FEC-Codes ermöglicht.
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Ein
Beispiel einer Parallelverarbeitungsschaltung für zyklische Codes ist in dem
Dokument eines japanischen offengelegten Patents Nr. 52-86011 mit
dem Titel "Error
Correcting Device for Parallel Prcoessing" offenbart, welches durch Nakamura von
NEC Corporation Ltd. aus Japan erfunden ist. In dem Dokument ist
ein (255,247)-Hammingcode für
eine 4-Parallelverarbeitung als Beispiel beschrieben. Jedoch ist
die Erfindung von Nakamura nicht für Anwendungen auf FEC-Codes
geeignet, deren Codeworte relativ groß sind. Die Erfindung von Nakamura
erfordert elektrische Verbindungen, die Daten erzeugen, die äquivalent
zu einem Rest einer spezifischen polynomischen Teilung sind, was
wie folgt ausgedrückt
ist r1(x64)3 + r2(X64)2 + r3(x64) + r4
mod(x8 + x4 + x5 + x2 + 1) (1)
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Im
obigen Ausdruck wird die 64-te Potenz von "x" aus
einer nächsten
Gleichung (2) bestimmt, wie es folgt: 4 × 64
= 1 (mod255) (2)
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Um
eine Parallelverarbeitung der FEC-Codes einer großen Codewortgröße zu realisieren,
erlegt eine Divisions- bzw. Teilungsberechnung gleich (1) gemäß dem Verfahren
der Erfindung von Nakamura einer Zentralverarbeitungseinheit (CPU)
gewaltige Lasten auf. Beispielsweise dauert ein angenehmes mathematisches
Programm (z.B. Mathematika 2.0) mehr als sechs Stunden, um eine
Lösung
für eine
8-Parallelverarbeitung einer Codewortgröße von etwa 20000 zu erhalten.
Daher ist es nötig,
eine einfache Schaltungskonfiguration und ihr Entwicklungsverfahren
bei der Parallelverarbeitung eines großen Codeworts zur Verfügung zu
stellen.
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Ein
Artikel mit dem Titel "An
efficient implementation of FEC in SDH digital radio systems" von A. Cornetti
und F. Giannetti (Globecom'90,
IEEE Global Telecommunications Conference & Exhibition, "Communications: Connecting the Future", San Diego, 2–5 Dezember
1990, volume 2 sur 3, Seiten 1209–1214, XP000221020) beschreibt
eine Implementierung eines Vorwärtsfehlerkorrektur-(FEC-)Codes
in digitalen Funksystemen mit synchroner digitaler Hierarchie (SDH).
Die Einführung
einer synchronen digitalen Hierarchie (SDH) in Übertragungssysteme führt zu ernsthaften
Kompatibilitätsproblemen bei
digitalen Funkverbindungen. Angesichts einer effizienten Verwendung
der existierenden Kanalgebungsanordnungen scheint es nötig zu sein,
eine geeignete Nutzung der Redundanzen durchzuführen, die bereits innerhalb
der Frames der neuen Hierarchien vorgesehen sind. Der Artikel schlägt die Einfügung eines
Fehlerkorrekturcodes für
M-QAM-Modulationen in den Abschnittszusatz-(SOH)-Bytes des STM-1-Frames
vor. Die relevanten Leistungsfähigkeiten
werden beim Vorhandensein eines additiven weißen Gauß'schen Rauschens (AWGN) und durch eine
Computersimulation analytisch ausgewertet.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die
Erfindung betrifft eine Leitungsabschlusseinrichtung, die auf ein
SDH-Netzwerk anwendbar ist, wie sie im unabhängigen Anspruch 1 definiert
ist.
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Es
ist eine Aufgabe der vorliegenden Erfindung, ein auf SDH basierendes
optisches Übertragungssystem
zur Verfügung
zu stellen, wobei eine FEC-Schaltung bei einem LT-MUX verwendet
wird, und Fehler, die in einer Übertragungsleitung
auftreten, bei der Multiplexabschnittsschicht ohne eine Bitratenerhöhung korrigiert
werden können.
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Es
ist eine weitere Aufgabe der vorliegenden Erfindung, eine FEC-Verarbeitungsschaltung
zur Verfügung
zu stellen, die bezüglich
der Konfiguration sowie bezüglich
eines Verfahrens einer Berechnung vereinfacht ist.
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Ein
optisches Übertragungssystem
der vorliegenden Erfindung ist für
das SDH-Netzwerk
vorgesehen, wobei eine Kommunikation zwischen zwei LT-MUXs in einer
Form eines STM-Frames ausgeführt
wird. Eine FEC-Schaltung im LT-MUX ist vorzugsweise zwischen einem
Multiplexabschnittsschutz (MSP) und einem Multiplexabschnittsabschluss
(MST) angeordnet. Die FEC-Schaltung weist eine FEC-Verarbeitungsschaltung
auf, die entwickelt ist, um Codier/Decodier-Operationen für einen
ausgewählten
zyklischen Hammingcode durchzuführen, und
eine Prüfbit-Einfüge/Ausgabe-Schaltung,
die erzeugte Prüfbits
zu einem MSOH-Feld hinzufügt
oder die sie aus dem MSOH-Feld fallen lässt. Die FEC-Verarbeitungsschaltung
verarbeitet Signale direkt an jedem von AU-4-Blöcken, die aus dem STM-Frame
abgeleitet werden. Ganz genau gesagt wird der STM-Frame einer k-Bit-Verschachtelung unterzogen
(wobei "k" eine ganze Zahl
größer als
1 ist), um eine Gruppe von verschachtelten Datenzweigen zu erzeugen:
ein Codewort entspricht jedem der verschachtelten Datenzweige. Die
durch eine FEC-Codierschaltung erzeugten Prüfbits werden in nicht definierte
Bereiche von Bytes in dem MSOH-Feld
eingebettet. Ein FEC-Decodierer führt eine Fehlerkorrekturfunktion
basierend auf den Prüfbits
im MSOH-Feld aus.
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Die
FEC-Verarbeitungsschaltung ist durch Schieberegister und Exklusiv-ODER-Schaltungen gebildet,
um eine FEC-Verarbeitung durchzuführen, die einen Rest einer
Polynom-Teilung erzeugt. Weiterhin wird in einem Fall einer großen Codewortgröße ein spezielle
Parallelverarbeitungsschema verwendet. Um Parallel-FEC-Verarbeitungsschaltungen
zu realisieren, ist ein vereinfachtes Matrixverfahren entwickelt.
Wir verwenden eine Matrix, deren Eingabevektor eine Verkettung von
Vektoren eines ankommenden Datenstroms und Anfangsdaten von Schieberegistern
ist, und ein Ausgabevektor entspricht Daten von Schieberegistern
nach einem Übergeben
von Takten. Eine Matrix für
einen m-Takt (wobei m > 1) wird
auf einfache Weise aus einer Einzeltaktmatrix unter Verwendung einer
Eigenschaft von zyklischen Codes erhalten. Eine Matrizendarstellung
ist direkt auf eine Schaltungskonfiguration durch eine Galois-Feld-Algebramodulo
2 bezogen.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Diese
und andere Aufgaben der vorliegenden Erfindung werden vollständiger klar
werden, wenn die folgende Beschreibung angesichts der beigefügten Zeichnungen
gelesen wird, wobei:
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1A ein
Blockdiagramm ist, das eine FEC-Codierschaltung darstellt, die durch
ein erstes Ausführungsbeispiel
der vorliegenden Erfindung verwendet wird;
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1B ein
Blockdiagramm ist, das eine FEC-Decodierschaltung darstellt, die
durch das erste Ausführungsbeispiel
verwendet wird;
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2 ein
Blockdiagramm ist, das ein Beispiel der in 1A gezeigten
FEC-Codierschaltung zeigt;
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3 ein
Blockdiagramm ist, das ein Beispiel der durch das erste Ausführungsbeispiel
verwendeten FEC-Decodierschaltung darstellt;
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4 ein
Blockdiagramm ist, das ein Beispiel eines Nachrichtenblocks in einem
STM-Frame zeigt, der durch das erste Ausführungsbeispiel verwendet wird;
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5 ein
Blockdiagramm ist, das ein 8-Parallel-FEC-Übertragungssystem gemäß einem
zweiten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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6 ein
Blockdiagramm ist, das eine Seriell-FEC-Verarbeitungsschaltung gemäß dem zweiten Ausführungsbeispiel
zeigt;
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7 eine
Matrix zeigt, die dazu verwendet wird, eine FEC-Verarbeitungsschaltungskonfiguration
für die
vorliegende Erfindung zu realisieren;
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8 eine
Matrix zeigt, die zum Strukturieren einer FEC-Verarbeitungsschaltung für die vorliegende
Erfindung verwendet wird;
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9 ein
Blockdiagramm ist, das eine Seriell-FEC-Verarbeitungsschaltung gemäß einem
dritten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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10 ein
Blockdiagramm ist, das eine 8-Parallel-FEC-Verarbeitungsschaltung gemäß dem dritten
Ausführungsbeispiel
zeigt;
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11 ein
Blockdiagramm ist, das eine Seriell-FEC-Verarbeitungsschaltung gemäß einem
vierten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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12 ein
Blockdiagramm ist, das eine 8-Parallel-FEC-Verarbeitungsschaltung gemäß dem vierten
Ausführungsbeispiel
zeigt;
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13 eine
Kurve ist, die Ergebnisse eines Experiments unter Verwendung des
dritten Ausführungsbeispiels
zeigt;
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14 eine
weitere Kurve ist, die Ergebnisse eines Experiments unter Verwendung
des dritten Ausführungsbeispiels
zeigt;
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15 ein
Blockdiagramm ist, das ein Beispiel einer durch ein fünftes Ausführungsbeispiel
der vorliegenden Erfindung verwendeten FEC-Codierschaltung darstellt;
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16 ein
Blockdiagramm ist, das ein Beispiel einer durch das fünfte Ausführungsbeispiel
verwendeten FEC-Decodierschaltung darstellt;
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17 ein
Blockdiagramm ist, das einen wesentlichen Teil eines optischen Übertragungssystems gemäß einem
sechsten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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18A ein Blockdiagramm ist, das eine durch das
sechste Ausführungsbeispiel
verwendete FEC-Codierschaltung zeigt;
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18B ein Blockdiagramm ist, das eine durch das
sechste Ausführungsbeispiel
verwendete FEC-Decodierschaltung zeigt;
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19 ein
Blockdiagramm ist, das einen wesentlichen Teil eines optischen Übertragungssystems gemäß einem
siebten Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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20A und 20B Beispiele
von Anordnungen eines SOH-Felds gemäß dem ersten und dem fünften Ausführungsbeispiel
zeigen; und
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21 ein
Beispiel eines STM-Frames zeigt, in welchem durch einen herkömmlich bekannten
Fehlerkorrekturcode erzeugte Prüfbits
gespeichert sind.
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BESCHREIBUNG
DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
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[A] Erstes Ausführungsbeispiel
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Die 1A und 1B zeigen
eine FEC-Schaltung, wobei 1A eine
FEC-Codierschaltung 1 zeigt
und 1B eine FEC-Decodierschaltung 2 zeigt.
Diese Schaltungen sind im LT-MUX angeordnet, um eine Verarbeitung
auf der Multiplexabschnittsschicht bei zyklischen Hammingcodes zu
realisieren, wodurch ein einzelner Fehler in einem Codewort korrigiert
wird.
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Bei
dem ersten Ausführungsbeispiel
wird eine administrative Einheit (AU), die Zeigerbytes enthält, als
Nachrichteneinheit verwendet. In Bezug auf VC-3- und VC-4-Pfade ist eine
AU-4 eine Nachrichteneinheit, während
für VC-4-Xc
(wobei X=4, 16) X-Parallelanordnungsdaten von AU-4-Xc als Nachrichteneinheit
verwendet werden, was nahezu gleich der AU-4 ist. Die Beschreibung
wird in Bezug auf eine Nachricht angegeben werden, die auf AU-4
basiert. Der Grund dafür,
warum AU-4 als die Nachichteneinheit verwendet wird, ist wie folgt:
In
einem Fall einer Takteinstellung werden einige Daten nicht nur bezüglich der
Frequenz sondern auch bezüglich
der Phase in einen Bereich von Zeigerbytes "H3" herausgestreckt,
und die herausgestreckten Daten sollten in der Nachrichteneinheit
enthalten sein. Wenn es keine Möglichkeit
für einen
solchen Fall gibt, ist es möglich,
ein Signal von VC-4 als die Nachrichteneinheit zu verwenden, obwohl
die FEC-Verarbeitung
noch bei der Multiplexabschnittsschicht in LT-MUX sein sollte. Das
erste Ausführungsbeispiel
ist als direkte Verarbeitung von AU-4 entwickelt. Hierbei sind fünfzehn Prüfbits erforderlich, so
dass nur zwei Prüfbytes
innerhalb vakanter 24 undefinierter Bytes in einem MSOH-Feld verwendet werden.
Dieses Codewort einer Länge
von 18880, welches aus einer AU-4-Nachricht und den Prüfbytes besteht,
führt uns
zu einem verkürzten
(18880, 18865)-Hammingcode.
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Die
FEC-Codierschaltung 1 der 1A weist
eine Codierschaltung 3 und eine Prüfbit-Einfügeschaltung 4 auf.
Diese Schaltung 1 führt
eine FEC-Codierung an der AU-4 durch und dann werden die Prüfbits in
das nicht definierte MSOH-Feld geschrieben. Die FEC-Decodierschaltung 2 der 1B weist
eine Decodierschaltung 5 und eine Prüfbit-Ausgabeschaltung 6 auf.
Die Schaltung 2 prüft
eine Existenz eines Codeworts, und dann, wenn das Codewort erhalten
wird, wird ein Fehlerbit in der Nachrichteneinheit korrigiert. Die
Prüfbit-Ausgabeschaltung 6 entfernt
die Prüfbits
aus dem MSOH-Feld und dann werden die Prüfbits zusammen mit der Nachricht
zu der Decodierschaltung 5 ausgegeben. Die Schaltung 2 hat
eine Funktion, die einen Korrekturmechanismus stoppt, wenn mehrere
Fehler in einem einzigen Nachrichtenframe auftreten. Daher ist es
möglich,
einen Effekt einer Fehlerinfektion aufgrund des Decodierens zu minimieren.
Statistisch ist eine Eingabe-BER vor einer Korrektur von 10–5 nahezu
identisch zu einem korrigierten BER-Wert. Da die optische Übertragungsleitung
eine BER hat, die besser als die obige Eingabe-BER ist, ist es möglich, einen Codiergewinn
durch die Fehlerkorrektur zu erhalten.
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Als
Nächstes
drückt
die 2 ein Beispiel einer detaillierten Konfiguration
der Codierschaltung 3 aus und stellt 3 ein
Beispiel einer detaillierten Konfiguration der Decodierschaltung 5 dar.
Die Codierschaltung 3 der 2 enthält Exklusiv-ODER-Schaltungen 7,
Schieberegister 8 und einen Selektor 9. Hierbei
besteht das Schieberegister aus einem Flip-Flop (oder Flip-Flops)
und hat der Selektor 9 einen Schalter, der ein einzelnes
Port, bzw. einen einzigen Anschluss aus zwei ankommenden Anschlüssen auswählt. Der
Selektor 9 enthält
auch eine Prüfbit-Schreibschaltung,
die Prüfbits
im MSOH-Feld aufzeichnet und schreibt. Eine Konfiguration der Schieberegister 8 ist
zur Verfügung
gestellt, um eine Berechnung durchzuführen, bei welcher ein Polynom,
das einen Datenstrom darstellt, durch ein nicht reduzierbares Generatorpolynom bzw.
Erzeugerpolynom von (x15+ x + 1) geteilt
wird, um einen Rest zu erzeugen. Eine Gruppe von Restbits ist ein
Ergebnis der Berechnung, welche durch Prüfbitsignale P1 bis P15 dargestellt
sind. Der Selektor 9 schaltet entweder die Nachricht, die
weiterzugeben ist, durch, oder die Prüfbits: nachdem der Datenstrom
durch den Selektor 9 läuft,
wird er invertiert, so dass ein Rest einer Teilung zu dem MSOH-Feld
hinzugefügt
wird.
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Die
Decodierschaltung 5 der 3 weist
die Exklusiv-ODER-Schaltung 7, die Schieberegister 8, UND-Gatter 10 und 11 mit
3 Eingängen,
ein UND-Gatter 12 mit 5 Eingängen und einen Einzelframe-Puffer 13 auf.
Hierbei hat das UND-Gatter 10 drei negative Eingänge, während das
UND-Gatter 11 zwei negierte Eingänge hat. Eine Konfiguration
der UND-Gatter ist ein Beispiel, so dass irgendwelche anderen Kombinationen,
die eine gezeigte Logik ausdrücken,
verfügbar
sind. Die Decodierschaltung 5 ist so entwickelt, dass ein
Polynom, das Empfangsdaten darstellt, mit (x13 +
x12 + x11 + x6 + x4 + x3 + 1) multipliziert wird, und dann ein Ergebnis
der Multiplikation durch (x15 + x + 1) geteilt
wird, um einen Rest (d.h. ein Syndrom) zu erzeugen, der durch resultierende
Signale S1 bis S15 dargestellt ist. Wenn kein Fehler in den Daten
auftritt, ist das Syndrom immer Null. S1 bis S15 sind alle 0. Ein
einzelner Fehler, der in der Nachricht passiert, veranlasst ein
Syndrom von nicht Null, was anders ausgedrückt bedeutet, dass wenigstens eines
der Signale S1 bis S15 1 ist. Daher ist es möglich, zu spezifizieren, welches
Bit in der Nachrichteneinheit fehlerhaft ist, indem ein Muster von
Syndrom-Bits S1 bis S15 gefunden wird. In der Decodierschaltung 5 wird
ein durch einen Einzelfehler erzeugtes Syndrom von nicht Null durch
eine Gruppe von den Registern 8 zirkuliert, während die
Daten in dem Einzelframe-Puffer 13 gespeichert werden.
Eine Zirkulation des Syndroms von nicht Null und ein Puffern der
Daten werden synchron zu demselben Takt durchgeführt. Während eines Zirkulierens von
nicht Null kommt sicher ein Zeitpunkt, zu welchem fünfzehn Bits "100000000000000" sind. Zu diesem
Zeitpunkt ist ein Ausgangsdatenbit des Einzelbitframe-Puffers 13 ein
Fehlerbit. Ein solches Fehlerbit wird durch die Exklusiv-ODER-Schaltung 7 korrigiert. Übrigens
beginnt eine Einheit eines Fehlerkorrektur-Nachrichtenblocks ab
einer Anfangsstelle einer 5-ten Zeile einer Nutzlast von AU-4 und
endet an einer Endstelle einer 4-ten Zeile einer Nutzlast, die einen
Zeiger eines nächsten
Frames enthält,
wie es in 4 gezeigt ist. Durch Verwenden
einer solchen Phase des Nachrichtenblocks ist es möglich, eine Anzahl
von Pufferbits zu reduzieren. Bei dem ersten Ausführungsbeispiel
ist jede der Codierschaltung 3 und der Decodierschaltung 5 durch
die Schieberegister 8 gebildet, jedoch kann eine detaillierte
Konfiguration des ersten Ausführungsbeispiels
modifiziert werden. Beispielsweise kann die Schaltung nur durch
die Exklusiv-ODER-Schaltungen
realisiert werden, so dass es nicht nötig ist, die Schiebregister
zu verwenden.
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[B] Zweites Ausführungsbeispiel
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Die 5 und 6 sind
detaillierte Konfigurationen einer Verarbeitungsschaltung gemäß einem
zweiten Ausführungsbeispiel
der vorliegenden Erfindung. Die FEC-Verarbeitungsschaltung der 5 ist
eine 8-Parallelverarbeitungsschaltung für einen (18880,18854)-Hammingcode,
während
diejenige der 6 eine Seriell-FEC-Verarbeitungsschaltung
für denselben
Hammingcode ist.
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Die
in 6 gezeigte Seriell-FEC-Verarbeitungsschaltung
ist als Logikoperationsschaltung entwickelt, um eine normale Verarbeitung
gleich derjenigen beim ersten Ausführungsbeispiel zu erreichen, obwohl
der Selektor 9 und ein Datenpfad nicht gezeigt sind. Jedes
der Schieberegister c1 bis c15 in 6 ist ein
Einzelbitregister. Daten, die zu dem ersten Register c1 gestartet
sind, werden sequentiell in Richtung zu dem letzten Schieberegister
c15 gemäß eines
Fortschreitens des Taktes verschoben. Durch die Schieberegister
c1 bis c15 gehaltene Daten sind auch jeweils durch die Bezugszeichen "c1" bis "c15" bezeichnet. Ein
Datenstrom i1 bis i8 wird sequentiell an das Schieberegister c1
angelegt, wobei die Zahl "8" bei "i8" durch eine geforderte
parallele Dimension bestimmt ist. Die Bezugszeichen a'1 bis a'15 stellen resultierende
Prüfbits
dar. Eine Prüfbit-Schreibschaltung
CW zeichnet a'1
bis a'15 in einer
Prüfbyteposition
in einem STM-Frame auf, um sie mit Daten zu übertragen.
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Das
Schieberegister c1 empfängt
ein Ergebnis einer Exklusiv-ODER-Operation zwischen dem Datenstrom 11 bis
i8 und Daten des Schieberegister c15. Das Schieberegister c2 empfängt ein
Ergebnis einer Exklusiv-ODER-Operation zwischen Daten der Schieberegister
c1 und c15. Weiterhin sind die Schieberegister c3 bis c14 nur in
Reihe geschaltet: es gibt keine Rückkopplungsverbindungen. Kurz
gesagt erreicht eine Verbindung der Schieberegister c1 bis c15 in 6 eine
logische Operation, die einen Rest einer Teilung einer Kette eines
Datenpolynoms durch ein Erzeugerpolynom "x15 + x + 1" erzeugt.
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Der
(18880,18865)-Hammingcode ist ein verkürzter Code, so dass 13887 von "0" Dummy-Bits addiert werden, und eine
erforderliche Anzahl von Takten zum Erzeugen der Prüfbits ist
32767. Hierbei ist eine Betriebsgeschwindigkeit des Schieberegisters
auf 156 MHz eingestellt. In 6 sollte
es beachtet werden, dass ein Dateneingangsanschluss auf einer "c1 "-Seite angeordnet
ist: eine Umkehrrichtung zu derjenigen einer Taktverschiebung.
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Hier
werden Operationen der Seriell-FEC-Verarbeitungsschaltung der 6 unter
Bezugnahme auf einen Übergang
zwischen zwei Zuständen
beschrieben: einem aktuellen Zustand und einem Anfangszustand, wobei
der aktuelle Zustand einen Takt nach dem Anfangszustand gebildet
wird. Im Anfangszustand ist eine Kette von Daten durch die Bezugszeichen
i1 bis i8 dargestellt, während
die Schieberegister jeweils die Daten c1 bis c15 halten. Im aktuellen
Zustand werden Daten von Schieberegistern durch c'1 bis c'15 ausgedrückt. Eine
Beziehung von Daten zwischen den zwei Zuständen wird dargestellt, wie
es folgt: c'1 – i1 + c15, c'2 =
c1 + c15,
sonst
c'j =
cj-1 (wobei 3 ≦ j ≦ 15) (3)
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Um
die Beziehung zu beschreiben, verwenden wir eine Matrix der Dimension
(Nm+Nr)X Nr, wobei "Nm" und "Nr" jeweils Anzahlen
von Parallelanschlüssen
und Schieberegistern sind. Ein Eingangsvektor ist eine Verkettung
von Vektoren eines ankommenden Datenstroms, dargestellt als {ik}
(wobei 1 ≦ k ≦ Nm), und
Anfangsdaten des Schieberegisters sind als {cj} (wobei 1 ≦ j ≦ Nr) gegeben.
Ein Ausgangsvektor entspricht Daten der Schieberegister nach einem Übergeben
von Takten, und wird als {c'j} ausgedrückt (wobei
1 < j < Nr). Hierbei bezieht
sich eine Matrixdarstellung direkt auf eine Schaltungskonfiguration
durch eine Galois-Feld-Algebra modulo 2. Bei unserem Verfahren wird
eine Matrix für
eine Parallelverarbeitung einfach aus einer seriellen Verarbeitung
wie folgt eingeführt:
Bei
einem 8-Parallel-(18880,18865)-Hammingcode, Nm=8, Nr=15, so dass
ein Transponieren des Eingangsvektors (i8, i7,..., i1, c1, c2,...,
c15) erfolgt, während
ein Transponieren des Ausgangsvektors nach einem Übergeben
von einem Takt bzw. nach einem Verstreichen von einem Takt (c'1, c'2,..., c'15) ist. Gemäß (3) ist
in 7 eine serielle Matrix für einen Takt dargestellt, und
auch in einem nächsten
Ausdruck, wie T(1)
= [υ Ib1] (4)wobei "υ" eine Nullmatrix der Dimension 7 × 15 ist,
ist "I" eine Einheitsmatrix
von 15 × 15
und ist b1 ein Spaltenvektor, dessen Transposition (1,1,0,0,0,0,0,0,0,0,0,0,0,0,0)
ist. Ein Verschieben von jedem Spaltenvektor nach links für (m–1) Male unter
Verwendung der Eigenschaft der zyklischen Codes ergibt eine folgende
parallele Matrix, die in 8 dargestellt ist als T(8) = [I b1 ...
b8] (5)wobei
ein Transpositionsvektor von b2 (0,1,1,0,0,0,0,0,0,0,0,0,0,0,0),
und gleichermaßen derjenige
von b8 (0,0,0,0,0,0,0,1,1,0,0,0,0,0,0).
Ein Ausgangsvektor von (5) für
1 Takt ist äquivalent
zu demjenigen von (1) für
8 Takte. Das vorgeschlagene Matrixverfahren ist im Vergleich mit
dem zuvor beschriebenen Vorschlag von Nakamura und einer weiteren
Technologie, die in dem Dokument mit dem Titel "Parallel Scrambling Techniques for Digital
Multiplexers", AT&T Technical Journal,
Vol. 65, Ausgabe 5, S. 123, das von W. D. Choi zur Verfügung gestellt
ist, bemerkenswert einfach. Dies ist deshalb so, weil eine komplexe
Divisionsberechnung oder von Eigenprodukten der Matrix nicht nötig ist,
was für
eine Verarbeitung größeren Ausmaßes vorteilhafter
ist. Eine Komplexität
eines Berechnungsverfahrens kann in Bezug auf eine Anzahl von berechneten
Bits abgeschätzt
werden. Im Fall von unserem FEC-Code verarbeitet unser Verfahren
nur 0 (345) Bits, und andererseits erfordert das Verfahren von Nakamura 0(822083584)
Bits, dasjenige von Choi verarbeitet 0 (4323) Bits, wobei "0(x)" das Landau-Symbol
ist, welches eine Ordnungsabschätzung
darstellt. Das Schema ist ein allgemeines Verfahren für beliebige zyklische
Codes, obwohl der Nachweis aus diesem Artikel weggelassen ist. Eine
erforderliche Anzahl von Takten 32767 bei einer seriellen Verarbeitung kann
nicht deutlich durch 8 geteilt werden, so dass mehr als ein Dummy-Bit
für eine
Konsistenz von Takten eingefügt
wird. Eine erforderliche Taktzahl bei 19,5 MHz für eine parallele Verarbeitung
ist 4096. Eine Prüfbit-Erzeugungsschaltung
ist in 5 gezeigt, wobei 15 Register durch Exklusiv-ODER-Schaltungen
gemäß der Matrixform
(5) verbunden sind. In 5 verwendet eine Logikverarbeitungskonfiguration 16 Exklusiv-ODER-Schaltungen,
und andererseits sind bei der unter Verwendung der Erfindung von
Nakamura konfigurierten Schaltungen wenigstens 29 Exklusiv-ODER-Schaltungen nötig. Das
vorliegende Ausführungsbeispiel
der 5 kann eine einfache Schaltungskonfiguration für die 8-Parallelverarbeitung
bieten. In 5 sind ein Seriell/Parallel-Umwandlungsschaltung
(d.h. "1:8-DEMULTIPLEXER") "d" unter Verwendung von 8 parallelen Ausgangsanschlüssen und
eine Prüfbit-Schreibschaltung "CW" mit Schieberegistern
und Exklusiv-ODER-Schaltungen verbunden.
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[C] Drittes Ausführungsbeispiel
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Hierin
nachfolgend wird ein drittes Ausführungsbeispiel der vorliegenden
Erfindung unter Bezugnahme auf 9 und 10 beschrieben. 9 zeigt
eine Konfiguration einer Seriell-FEC-Verarbeitungsschaltung für einen
(18880,18865)-Hammingcode,
wobei Bezeichnungen von Schaltungskomponenten und Bezugszeichen
gleich denjenigen der 6 sind. Unterschiedlich von
der Schaltung der 6 ist ein Eingangsanschluss
eines Datenstroms auf einer Seite des Registers c15 angeordnet,
was einer Fortschrittsrichtung von Takten entspricht. Eine Anzahl
von Takten zum Erhalten von Prüfbits
ist in einer Schaltung der 13 32752.
Eine Beziehung zwischen Bezugszeichen von zwei Zuständen: nämlich einem
Zustand nach einer Taktfortschreitung und dem Anfangszustand, wie c'1 = i1 + c15,c'2 =
c1 + c15 + i1,
sonst c'j = cj-1 (wobei 3 ≦ j ≦ 15) (6)
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In
einem späteren
Zustand werden gebildete 8 Takte nach dem Anfangszustand Daten der
Schieberegister dargestellt wie folgt: c''1 =
c1 + i8
c''j = cj+6 + cj+5 + c9-1+ i10-j (wobei
2 ≦ j ≦ 8)
c''9 = c1 + c15 + i1
c''k =
ck-8 (wobei 10 ≦ k ≦ 15) (7)
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10 zeigt
eine Konfiguration einer 8-Parallel-FEC-Verarbeitungsschaltung für den (18880,18865)-Hammingcode,
wobei Teile gleich denjenigen der 13 mit
denselben Bezugszeichen bezeichnet sein werden. Da eine Zahl von 32752
deutlich durch 8 geteilt wird, ist es nicht nötig, ein Dummy-Bit für eine Taktkonsistenz
hinzuzufügen, und
eine resultierende Taktzahl für
eine Prüfbiterzeugung
ist bei einer Geschwindigkeit von 19,5 MHz 4096. Gleich der vorgenannten
Schaltung der 5 weist eine Schaltung der 10 15
Schieberegister auf, jedoch ist eine Zahl von Exklusiv-ODER-Schaltungen 24,
wobei eine Exklusiv-ODER-Schaltung vom Typ mit 3 Eingängen als
2 gezählt
ist. In 10 sind eine Seriell-Parallel-Umwandlungsschaltung "d" und eine Prüfbit-Schreibschaltung "CW" mit 15 Schie beregistern
und 24 Exklusiv-ODER-Schaltungen verbunden, um die Logikverarbeitung
der 9 mit einer niedrigeren Taktrate zu realisieren.
Wenn irgendeine Beschränkung
bezüglich
der Schaltungskonfiguration vorgesehen ist, ist es möglich, entweder
das zweite Ausführungsbeispiel
oder das dritte selektiv zu verwenden.
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[D] Viertes Ausführungsbeispiel
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Die
bis hier beschriebenen Codeverarbeitungsschaltungen sind so entwickelt,
dass 32767 oder 32752 Takte bei 156 MHz erforderlich sind, um den
verkürzten
Code zu verarbeiten. Nahezu eine Hälfte der Zahl von diesen Takten
wird für
die Dummy-Bits verwendet.
Einige Verfahren sind herkömmlich
bekannt, um eine Anzahl von redundanten Takten zu reduzieren. Ein
Verfahren ist durch das Buch mit dem Titel "Error Control Coding: Fundamentals and
Applications" beschrieben,
das von S. Lin und D. J. Costello Jr. für Prinston-Hall 1983 zur Verfügung gestellt
ist. Wenn das obige Verfahren auf eine Verarbeitung des (18880,18865)-Hammingcodes
angewendet wird, ist es möglich,
eine Schaltungskonfiguration der 11 zu
erhalten. Übrigens
kann ein Polynom, das zum Verkürzen
für den (18880,18865)-Hammingcode zur Verfügung gestellt ist,
als nächster
Ausdruck erhalten werden, wie: x(n-k+j)mod(x15 +
x + 1) (8)
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Bei
dem obigen Polynom (8) stellt "n" eine Codewortlänge 18880
dar und stellt "k" eine Nachrichtenlänge 18865
dar und ist "j" eine Anzahl von
redundanten Dummy-Bits
13887. Daten werden mit dem Polynom (8) zur Verkürzung multipliziert, was als "x13 +
x12 + x6 + x6 + x4 + x3 + 1" berechnet
wird, und dann werden resultierende multiplizierte Daten durch ein
Erzeugerpolynom geteilt, um einen Rest zu ergeben. Eine Anzahl von
Takten, reduziert durch Verwendung der Schaltungskonfiguration der 11,
ist bei einer Geschwindigkeit von 156 MHz 18864.
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Eine
Schaltung der 12 gemäß dem vierten Ausführungsbeispiel
ist für
eine 8-Parallelverarbeitung
bei einer Taktrate von 19,5 MHz zur Verfügung gestellt. Übrigens
wird ein Schreiben von Prüfbits
zu 2358 Takte später
durchgeführt.
Gemäß der Schaltung
der 12 ist es möglich,
eine Anzahl von erforderlichen Takten zu reduzieren, so dass die Schaltung
eine Unterdrückung
einer Verarbeitungsverzögerung
ermöglicht.
Jedoch erfordert die Schaltung der 12 eine
relativ große Anzahl
von Exklusiv-ODER-Schaltungen, die sich auf 61 beläuft, was 3,8
mal mehr als diejenige des zweiten Ausführungsbeispiels und 2,5 mal
mehr als diejenige des dritten Ausführungsbeispiels ist.
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Durch
Verwenden der bei dem dritten Ausführungsbeispiel beschriebenen
Schaltungskonfiguration führten
wir ein optisches Rücken-an-Rücken-Experiment
bei 156 Mbit/s unter Verwendung eines optischen Dämpfers zum
Variieren von optischer Energie durch. Ergebnisse des Experiments, die
in 13 gezeigt sind, bestätigen, dass der vorgeschlagene
FEC-Code eine BER-Leistungsfähigkeit
mit einer Codierverstärkung
bzw. einem Codiergewinn von 3 dB bei einer BER von 10–9 verbessert. 14 zeigt
eine Beziehung zwischen einer Eingangs-BER und einer Ausgangs-BER, wobei eine durchgezogene
Linie theoretische Werte unter der Annahme darstellt, dass Fehler
zufällig
auftreten. Die Übereinstimmung
der Theorie und des Experiments bestätigen, dass eine Funktion des (18880,18856)-Hammingcodes
in der Praxis mit einer Genauigkeit bezüglich einer Fehlerkorrekturleistungsfähigkeit
realisiert wird.
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Wie
es hierin zuvor beschrieben ist, können die zweiten bis vierten
Ausführungsbeispiele
die FEC-Verarbeitungsschaltungen zur Verfügung stellen, von welchen alle
auf die SDH-Netzwerkeinrichtungen anwendbar sind, wobei lediglich
niedrigere Taktgeschwindigkeiten erforderlich sind, mit einem niedrigeren
elektrischen Energieverbrauch und einer einfachen Konfiguration.
Die Schaltungen gemäß den zweiten
bis dritten Ausführungsbeispielen
erfordern eine geringe Anzahl von Exklusiv-ODER-Schaltungen, welche
nahezu ein Drittel bis zu einem Viertel von derjenigen des vierten
Ausführungsbeispiels
ist, weshalb sie vorzuziehen sind, wenn ein Schaltungsausmaß bzw. eine
Schaltungsgröße beschränkt sein sollte.
Das vierte Ausführungsbeispiel
ist in einem Fall vorteilhaft, in welchem ein Verzögerungsproblem ernsthaft
ist.
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Obwohl
bei den Ausführungsbeispielen
eine Anzahl von parallelen Anschlüssen auf 8 eingestellt ist,
sind die Ausführungsbeispiele
natürlich
auf eine FEC-Schaltung anwendbar, die eine beliebige Anzahl von
parallelen Anschlüssen
hat, und zwar in dem SDH-Netzwerksystem.
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[E] Fünftes Ausführungsbeispiel
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Ein
fünftes
Ausführungsbeispiel
der vorliegenden Erfindung wird unter Bezugnahme auf die 15 und 16 beschrieben
werden. 15 zeigt eine Codierschaltung 14 und 16 stellt
eine Decodierschaltung 15 dar. In den 15 und 16 sind
Teile gleich denjenigen der 12 und 13 mit
denselben Bezugszeichen bezeichnet, und somit wird deren Beschreibung
weggelassen.
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Bei
dem fünften
Ausführungsbeispiel
wird eine AU-4-Nachricht parallel in mehrere Signale aufgeteilt,
und dann werden Codier/Decodier-Operationen an jedem Zweig durchgeführt (d.h.
an jedem parallelen Signal). Dieses Ausführungsbeispiel entspricht einer
8-Bit-Verschachtelung von AU-4, so dass eine Betriebs-Taktrate 19,5
MHz ist. Jede der Codierschaltung 14 der 15 und
der Decodierschaltung 15 der 16 enthält ein Paar
von 1:8-Demultiplexer 16 und 8:1-Multiplexer 17,
und weiterhin ist ein 1/8-Frame-Puffer 18 in der Decodierschaltung 15 vorgesehen.
Da 12 Prüfbits
für jeden
der parallelen Zweige erforderlich sind, werden insgesamt 12 Prüfbytes in
vakanten bzw. leeren MSOH-Bytes beim fünften Ausführungsbeispiel gespeichert.
Somit bilden sie einen (2370,2358)-Hammingcode, um bei diesem Ausführungsbeispiel
verwendet zu werden. Gleich dem zuvor beschriebenen ersten Ausführungsbeispiel
ist dieses Ausführungsbeispiel
entwickelt, um nur einen einzigen Fehler zu korrigieren, der in
einer Nachricht auftritt, d.h. in jedem Zweig von AU-4.
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Schieberegister 8 in
der Codierschaltung 14 in 15 führen Restberechnungen
durch, wobei ein Polynom, das repräsentativ für einen Datenstrom ist, durch
(x12 + x6 + x4 + x + 1) geteilt wird, um Prüfbits P1
bis P12 zu erzeugen. Ein Selektor 9 ist vorgesehen, um
entweder die durchzuführende
Nachricht oder Prüfbits
umzuschalten, was gleich dem ersten Ausführungsbeispiel ist, welches
eine Prüfbit-Schreibschaltung
enthält.
Die Decodierschaltung 15 in 16 ist
so entwickelt, dass ein Polynom, das repräsentativ für Daten ist, mit (x11 + x10 + x7 + x6 + x3 + x2 + x) multipliziert
wird, geteilt durch (x12 + x6 +
x4 + x + 1), um ein Syndrom S1 bis S12 zu
erzeugen. Gleich der vorgenannten Decodierschaltung 5 der 3 führt die
Decodierschaltung 15 der 16 eine
Fehlerkorrektur nur dann durch, wenn ein Syndrom (100000000000000)
erzeugt wird. Das fünfte Ausführungsbeispiel
ist entwickelt, um eine Korrektur eines 8-Bit-Fehlers oder von einem
Fehler von einem Byte in der Nachricht zu ermöglichen. In Bezug auf eine
Fehlerkorrekturleistungsfähigkeit
ist das fünfte Ausführungsbeispiel
den ersten bis vierten Ausführungsbeispielen überlegen,
weil es auf Kosten einer Codiereffizienz 8 mal besser ist;
es erfordert soviel wie 12 Prüfbytes
in MSOH. Bei dem fünften
Ausführungsbeispiel
enthält
jede der Codierschaltung 14 und der Decodierschaltung 15 die
Schieberegister 8, jedoch ist es, wie es beim ersten Ausführungsbeispiel beschrieben
ist, nicht nötig,
die Schieberegister 8 zu verwenden.
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[F] Sechstes Ausführungsbeispiel
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Ein
sechstes Ausführungsbeispiel
der vorliegenden Erfindung wird beschrieben. Wie es in 17 gezeigt
ist, ist eine FEC-Schaltung bei einem LT-MUX vorgesehen, wo sie
zwischen MSP- und MST-Blöcken
angeordnet ist. Diese Anordnung der FEC-Schaltung wird bestimmt,
um einen Vorteil aus einem Fehlerkorrektureffekt durch Umschalten
einer Übertragungsleitung
basierend auf einer korrigierten BER bei MSP zu ziehen und um eine
Kompatibilität zu
Systemen ohne FEC zu erhalten, die keine Decodierschaltungen haben.
Jeder der Blöcke
in 17 ist durch CCITT-Empfehlungen (z.B. G781, 782, 783) definiert.
Hierin ist "PTE" eine Pfadabschlusseinrichtung,
ist "REP" ein Regenerator,
ist "LS" eine Schnittstelle
mit geringer Geschwindigkeit, ist "HS" eine Schnittstelle
mit hoher Geschwindigkeit und ist "HUG" ein
Pfad höherer
Ordnung, der nicht mit einer Erzeugung ausgestattet ist. "MSA" ist eine Multiplexabschnittsadaption,
die einen AU-Frame von einem Pfad hoher Geschwindigkeit oder umgekehrt
transferiert, und sie führt
ein Zusammensetzen/Zerlegen an AU-Gruppen auch durch, und darüber hinaus
führt sie
eine Erzeugung und eine Verarbeitung eines Zeigers aus. "SPI" ist eine physikalische
SDH-Schnittstelle, die eine Schnittstelle zwischen elektrischen Ausgängen und
physikalischen Übertragungsmedien zur
Verfügung
stellt, einschließlich
eines optischen Senders (OS) oder eines optischen Empfängers (OR).
Der MSP-Block ist vorgesehen, um mit einem Fehler bzw. Ausfall fertig
zu werden, welcher in einem Multiplexabschnitt auftritt, in dem
eine Übertragungsleitung
um eine Einheit von einem STM-N-Frame umgeschaltet wird. In dem
herkömmlichen SDH-Übertragungssystem verwendet
ein Protokoll für
ein automatisches Schutzumschalten (APS) "K1" und "K2" Bytes, um mit MST
zu kommunizieren und um zu bestimmen, ob die Übertragungsleitung umzuschalten
ist. Gegensätzlich
dazu wird bei dem vorliegenden Ausführungsbeispiel MSP durch einen Schalttrigger
aktiviert, der durch die Decodierschaltung geführt ist. MST ist ein Funktionsblock,
der ein MSOH-Feld
verarbeitet. Das MSOH-Feld enthält
B2, K1, K2, D4 bis D12, Z1, Z3 und andere nicht definierte Bytes,
so dass MST eine Paritätsoperation (BIP-24N),
eine Kommunikation des APS-Protokolls und eine Verarbeitung von
Datenkommunikati onskanälen
durchführt.
RST ist ein Funktionsblock, der ein RSOH-Feld verarbeitet, einschließlich A1,
A2 (Synchronisation), B1 (BIP-8-Paritätsoperation), C1 (Definition
eines Ausmaßes
an Multiplexern, STM-N-Frame), E1 (Reihenfolgendraht), F1 (Erzeugung/Erfassung
von Alarmen) und D1 bis D3 (Datenkommunikationskanäle).
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In 17 können alle
Pfade einer Abbildung im AU-4-Frame unterzogen werden. Eine FEC-Schaltung,
die eine AU-Nachricht verarbeitet, welche durch Ausschließen von
SOH von einem N-demultiplexten STM-N-Frame erhalten wird (hierin nachfolgend
nennen wir ihn STM-1-Frame), kann Codier/Decodier-Operationen in
Bezug auf alle Pfadgeschwindigkeiten durchführen.
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In
Bezug auf Daten von STM-N, deren Übertragungsleitungsgeschwindigkeit
beliebig ausgewählt
wird, werden sie durch Multiplexen von Daten eines STM-1-Frames
mit zusätzlichen
Bytes von STM-N-SOH hergestellt. Somit kann die FEC-Schaltung des
vorliegenden Ausführungsbeispiels
auf irgendeines der SDH-Übertragungssysteme
angewendet werden, ungeachtet der Übertragungsleitungsgeschwindigkeit.
Für ein
Beispiel eines VC-4-Pfads im STM-64-System wird VC-4 zu AU-4 bei
MSA transferiert, und nach einem Laufen durch einen sendenden MSP-Block
wird eine resultierende AU-4 bei einem FEC-Codierer codiert, und
Prüfbytes werden
in MSOH eingefügt.
Ein Addieren von anderen MSOH-Bytes in MST bildet parallele STM-Frames,
von welchen jeder zu einem Anschluss niedriger Geschwindigkeit eines
STM-64-Multiplexers gestartet wird. Ein FEC-codierter Frame wird
in dem STM-64-Multiplexer als einzelner Kanal zusammen mit nicht
codierten 63 Frames byte-multiplext. Nach einer Verarbeitung von
RSOH wird ein resultierendes STM-64-Signal nach einer optischen
Umwandlung bei OS auf eine Faserleitung übertragen bzw. gesendet. Das
gesendete Signal wird bei OR regeneriert. Ein STM-64-Empfänger verarbeitet
RSOH einschließlich
eines eingebetteten B1-Bytes für
eine Fehlerkorrektur von BIP-8 und eines Demultiplexens in parallele
STM-Frames. MST beendet MSOH, einschließlich einer B2-Berechnung.
Der FEC-codierte Frame
wird zu AU-4 und Prüfbits
transferiert, und die AU-4 wird beim Decodierer fehlerkorrigiert.
Basierend auf einem korrigierten BIR-Wert wird eine Bestimmung diesbezüglich durchgeführt, ob
der Schalter in MSP aktiviert ist oder nicht. Somit wird eine VC-4-Übertragung
durch eine Zeigerverarbeitung beendet.
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18A zeigt ein Beispiel einer FEC-Codierschaltung 19,
während 18B ein Beispiel einer FEC-Decodierschaltung 20 zeigt.
Die FEC-Codierschaltung 19 stellt eine Schalttrigger-Sendeschaltung 22 zur
Verfügung,
während
die FEC-Decodier schaltung 20 eine Schalttrigger-Empfangsschaltung 24 hat.
Jede dieser Schaltungen 22 und 24 enthält eine
BIP-8-Operationsfunktionsausstattung, die BER nach einer Fehlerkorrektur überwacht.
Nur ein Byte ist für
eine BIP-8-Operation erforderlich, welche in das MSOH-Feld abgebildet
werden kann. Eine Prüfbit/BIP-8-Einfügeschaltung 21 ist
vorgesehen, um Prüfbits
und ein Byte von BIP-8 in einem nicht verwendeten MSOH-Feld zu speichern.
Eine Prüfbit/BIP-8-Ausgabeschaltung 23 extrahiert
die Prüfbits und
ein Byte von BIP-8 aus dem MSOH-Feld zusammen mit APS-Signalen.
Andererseits sollte es beachtet werden, dass die FEC-Schaltung keine
Schalttrigger-Sende/Empfangs-Funktionen erfordert, und auch nicht
die Funktion von BIP-8, wenn MST erneut entwickelt wird, um einen
Trigger in Bezug auf einen modifizierten Schwellenwert unter Berücksichtigung
einer Korrekturfähigkeit
zu senden, d.h. einer Beziehung zwischen der Eingangs-BER und der
Ausgangs-BER.
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[G] Siebtes Ausführungsbeispiel
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Ein
siebtes Ausführungsbeispiel
enthält
auch den Fall, bei welchem BIP-24 von MST nach einer Fehlerkorrektur
durchgeführt
wird. In diesem Fall wird eine FEC-Schaltung als ein optionaler Block in
einem MST-Funktionsblock eingefügt,
wie es in 19 zu sehen ist. Es wird eine
Meinung geben, dass eine Übertragungsleitung,
die eine FEC-Schaltung enthält,
durch einen MST-Block administriert bzw. verwaltet werden sollte.
Dies führt
uns zu der Situation, wie es folgt: Auf einer Sendeseite wird eine BIP-24-Berechnung
ohne Prüfbytes
in einem MSOH-Feld realisiert, sondern mit irgendwelchen anderen
nicht definierten Werten bei diesen Positionen, während auf
einer Empfängerseite
Prüfbytes
ausgeschlossen sein sollten und ursprüngliche Werte von diesen Positionen
vor einer BIP-24N-Fehlererfassung
für eine
Konsistenz von Paritätsprüffunktionen erneut
geschrieben werden sollten.
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Wie
es oben beschrieben ist, schlägt
jedes von allen Ausführungsbeispielen
einen zyklischen Hammingcode vor, der die AU-4 seriell verarbeitet. Der
Hammingcode hat eine nahezu optimale Codiereffizienz. Der Fehlerkorrekturcode
des ersten Ausführungsbeispiels
erfordert 15 Prüfbits
und somit nur 2 Prüfbytes
in dem MSOH-Feld. Die Korrekturleistungsfähigkeit besteht darin, dass
ein Signal von BER 5,3 × 10–5,
welcher Wert äquivalent
zu einem einzelnen Fehlerbit in einem Frame ist, in einem fehlerfreien
Bereich übertragen
werden kann.
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Der
durch das fünfte
Ausführungsbeispiel verwendete
Fehlerkorrekturcode ist ein zyklischer Hammingcode, der eine 8-Parallelverarbeitung
von AU-4 durchführt.
Der Fehlerkorrekturcode des fünften
Ausführungsbeispiels
erfordert 12 Prüfbytes
im MSOH-Feld. Die Korrekturleistungsfähigkeit besteht darin, dass
ein Signal von BER 4,3 × 10–5 ist,
welcher Wert äquivalent
zu einem einzelnen Fehlerbyte in einem Frame ist, in einem fehlerfreien
Betrieb übertragen
werden kann.
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20A zeigt eine Anordnung eines SOH-Felds gemäß den ersten
bis fünften
Ausführungsbeispielen,
während 20B eine Anordnung eines SOH-Felds gemäß dem fünften Ausführungsbeispiel
darstellt. Jede der Anordnungen ist lediglich ein Beispiel, so dass
irgendwelche Lehren bzw. vakanten Bytes dazu verwendet werden können, Prüfbytes zu
speichern. Dunkel gestrichelte Blöcke in den 20A und 20B sind
leere, nicht definierte SOH-Bytes. Ein RSOH-Feld kann nicht durch
die Prüfbytes
verwendet werden, weil sie bei jedem Regenerator verarbeitet werden,
der eine Regeneratorabschnittsschicht bildet, was in einer Verarbeitungsverzögerungsakkumulation
resultiert.
-
Der
codierte STM-Frame der ersten bis sechsten Ausführungsbeispiele kann durch
ein Übertragungssystem
empfangen werden, das keine Decodierschaltung zur Verfügung stellt,
ohne eine Übertragungsleitungsrate
davon zu ändern.
Darüber
hinaus kann jeder Regenerator nicht an irgendwelchen Modifikationen
leiden, die durch Anwenden des vorgeschlagenen FEC-Codes verursacht
werden, weil der Code in einer Multiplexabschnittsschicht geschlossen
ist. Die Codierverfahren der Ausführungsbeispiele reagieren alle
auf die Pfadgeschwindigkeiten, sowie die SDH-Übertragungsraten.
Daher sind die Ausführungsbeispiele
der herkömmlichen
Technologie überlegen,
die eine spezifische Schaltung für jede
Geschwindigkeit und für
jede Rate erfordert. Anders ausgedrückt ist eine Gruppe aus der
Codierschaltung und der Decodierschaltung allgemein auf irgendwelche
Arten von SDH-Übertragungssystemen
anwendbar. Somit ist es möglich,
Entwicklungs- und Herstellungskosten zu reduzieren. Zusätzlich können die
ersten bis fünften
Ausführungsbeispiele in
Reaktion auf eine relative Eigenschaft eines Übertragungssystems selektiv
verwendet werden. Der Fehlerkorrekturcode des ersten Ausführungsbeispiels
ist auf Übertragungssysteme
anwendbar, bei welchen eine Anzahl von leeren Bytes begrenzt ist. Der
Fehlerkorrekturcode des fünften
Ausführungsbeispiels
ist für
Systeme geeignet, bei welchem BER relativ streng begrenzt ist.
-
Schließlich sind
die Schaltungen und Konfigurationen, die auf optische SDH-Übertragungssysteme der vorliegenden
Erfindung anwendbar sind, nicht auf diejenigen beschränkt, die
durch die Zeichnungen gezeigt sind.