JPH09153918A - ディジタル伝送装置 - Google Patents

ディジタル伝送装置

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JPH09153918A
JPH09153918A JP7312803A JP31280395A JPH09153918A JP H09153918 A JPH09153918 A JP H09153918A JP 7312803 A JP7312803 A JP 7312803A JP 31280395 A JP31280395 A JP 31280395A JP H09153918 A JPH09153918 A JP H09153918A
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parallel
error
differential
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signals
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JP7312803A
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Inventor
Takatoshi Sugiyama
隆利 杉山
Masahiro Umehira
正弘 梅比良
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Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

(57)【要約】 【課題】 ディジタル信号の伝送方式に関し、２シンボ
ル連続誤りをランダム化する回路構成を採る場合の伝送
遅延量の低減、及び、回路規模の縮減を図ることを課題
とする。 【解決手段】 送信側に、送信すべきディジタル信号を
並列ｎ系統に直並列変換する手段と、該直並列変換手段
により得られる並列ｎ系統のディジタル信号に対してそ
れぞれ誤り訂正符号化を行なうｎ個の誤り訂正符号化手
段と、該誤り訂正符号化手段により誤り訂正符号化され
た並列ｎ系統の信号に差動符号化を施す差動符号化手段
と、該差動符号化手段で得られる並列ｎ系統の差動符号
化信号で搬送波を変調して２n 値多値変調信号を出力す
る２n 値多値変調手段とを設けると共に、受信側に、前
記２n 値多値変調信号を遅延検波して復調する遅延検波
手段と、該遅延検波手段により得られる並列ｎ系統の復
調信号に対して誤り訂正を行なう並列ｎ系統の誤り訂正
手段と、該誤り訂正手段により誤りが訂正された並列ｎ
系統のディジタル信号を並直列変換する手段とを設けて
構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号の
伝送方式に関し、回路の小型・低消費電力化に有効な遅
延検波方式を適用することが可能な差動符号化変調方式
に、誤り訂正方式を併用する通信装置に係る。
【０００２】
【従来の技術】差動符号化変調方式に誤り訂正方式を適
用する場合、送信側で誤り訂正符号化後に差動符号化−
位相変調し、受信側で遅延検波あるいは同期検波−差動
復号後に誤り訂正復号を行なう。一般には差動符号化信
号の検波後の２シンボル連続誤りをランダム化して誤り
訂正方式の訂正能力（特にランダム誤り訂正）を十分に
発揮させるためインターリーブを適用する。
【０００３】図８は従来の差動符号化変調用誤り訂正方
式を説明する図である。同図において、送信側では、端
子５２に送信すべきディジタル信号を、入力する。この
ディジタル信号のシンボル速度は１／Ｔｂである。端子
５２の信号は誤り訂正符号器５３により誤り訂正符号化
される。
【０００４】誤り訂正符号器５３ａの出力はインターリ
ーバ５４に入力され、該インターリーバ５４で出力ビッ
トの順序が変換される。インターリーバ５４の出力は差
動符号器５５に入力され差動符号化される。差動符号器
５５の出力は２相位相変調器５６に入力され変調され
る。変調器５６の出力は、伝送路５７を介して伝送され
る。
【０００５】受信側では、伝送路５７から受信される信
号を遅延検波器５８で復調する。遅延検波器５８の出力
はデインターリーバ５９に入力され、インターリーバ５
４と逆の変換が行なわれる。これによって、遅延検波の
２シンボル誤りがランダム化される。デインターリーバ
５９の出力は誤り訂正復号器６０で復号される。誤り訂
正復号器６０の出力は端子６１から出力される。端子６
１から出力される信号の速度は端子５２に入力された信
号の速度１／Ｔｂに等しい。
【０００６】
【発明が解決しようとする課題】ディジタル信号の伝送
に際しては、差動符号化信号検波後の誤りパターンが、
２シンボル連続誤りとなることが支配的なため、誤り訂
正方式の訂正能力（特にランダム誤り訂正）が十分発揮
されない。
【０００７】そのため、図８のような回路構成によっ
て、２シンボル連続誤りをランダム化するためインター
リーブ方式を適用することが行なわれるが、この方式で
は、送信側にインターリーバ、受信側にデインターリー
バが必要になるため、回路規模及び伝送遅延量が増大す
るという問題があった。
【０００８】また、上述したような従来の差動符号化変
調方式に誤り訂正を適用する方式において、複数の並列
の系統でディジタル信号を伝送する場合に、各系統に個
別に誤り訂正を行なう誤りビット位置検出回路を設ける
ように構成すると、全体の回路規模が増大する。特に、
誤り訂正ビット数が大きくなると、誤り訂正を行なうビ
ット位置情報が増大し、これを検出する誤りビット位置
検出回路の回路規模が増大するという問題があった。
【０００９】本発明はこのような従来の課題を解決する
ために成されたものであって、従来の技術に比し、前者
にあっては、回路規模の縮小と伝送遅延量の低減を、ま
た、後者にあっては、回路規模の縮小を図ることのでき
るディジタル伝送装置を実現することを目的としてい
る。
【００１０】
【課題を解決するための手段】本発明によれば、上述の
課題は、前記「特許請求の範囲」に記載した手段により
解決される。
【００１１】すなわち、請求項１の発明は、送信側に、
送信すべきディジタル信号を並列ｎ系統（ｎは２以上の
自然数）に直並列変換する手段と、該直並列変換手段に
より得られる並列ｎ系統のディジタル信号に対してそれ
ぞれ誤り訂正符号化を行なうｎ個の誤り訂正符号化手段
と、該誤り訂正符号化手段により誤り訂正符号化された
並列ｎ系統の信号に差動符号化を施す差動符号化手段
と、
【００１２】該差動符号化手段で得られる並列ｎ系統の
差動符号化信号で搬送波を変調して２n 値多値変調信号
を出力する２n 値多値変調手段とを設けると共に、受信
側に、前記２n 値多値変調信号を遅延検波して復調する
遅延検波手段と、
【００１３】該遅延検波手段により得られる並列ｎ系統
の復調信号に対して誤り訂正を行なう並列ｎ系統の誤り
訂正手段と、該誤り訂正手段により誤りが訂正された並
列ｎ系統のディジタル信号を並直列変換する手段とを設
けたディジタル伝送装置である。
【００１４】請求項２の発明は、送信側に、送信すべき
ディジタル信号を並列ｎ系統（ｎは２以上の自然数）に
直並列変換する手段と、該直並列変換手段により得られ
る並列ｎ系統のディジタル信号に対してそれぞれ誤り訂
正符号化を行なうｎ個の誤り訂正符号化手段と、
【００１５】該誤り訂正符号化手段により誤り訂正符号
化された並列ｎ系統の信号に差動符号化を施す差動符号
化手段と、該差動符号化手段で得られる並列ｎ系統の差
動符号化信号で搬送波を変調して２n 値多値変調信号を
出力する２n 値多値変調手段とを設けると共に、
【００１６】受信側に、前記２n 値多値変調信号を同期
検波して復調する同期検波手段と、該同期検波手段によ
り得られる並列ｎ系統の復調信号に対して差動復号を行
なう差動復号手段と、
【００１７】該差動復号手段により得られるｎ系統の信
号に対して誤り訂正を行なう並列ｎ系統の誤り訂正手段
と、該誤り訂正手段により誤りが訂正された並列ｎ系統
のディジタル信号を並直列変換する手段とを設けたディ
ジタル伝送装置である。
【００１８】請求項３の発明は、送信側に、並列ｎ系統
（ｎは２以上の自然数）の送信すべきディジタル信号に
対し、それぞれ同一の誤り訂正のためのブロック符号化
を行なうｎ個のブロック符号化手段と、該ｎ個のブロッ
ク符号化手段で得られる並列ｎ系統のブロック符号化さ
れた信号に差動符号化を施す差動符号化手段と、
【００１９】該差動符号化手段で得られる並列ｎ系統の
差動符号化信号で搬送波を変調して２n 値多値変調信号
を出力する２n 値多値変調手段とを設けると共に、受信
側に、前記２n 値多値変調信号を遅延検波して復調する
遅延検波手段と、該遅延検波手段により得られるｎ系統
復調信号を系統毎に異なる時間遅延させるｎ系統の遅延
手段と、
【００２０】該遅延手段で遅延されたｎ系統遅延復調信
号を記憶するｎ系統の記憶手段と、該ｎ系統の記憶手段
に記憶された並列ｎ系統の信号から誤りビット位置を検
出するもととなるシンドロームを計算する並列ｎ個のシ
ンドローム計算手段と、該遅延手段の遅延量の少ない方
から順番に該並列ｎ個のシンドローム計算結果を選択す
る選択手段と、
【００２１】該選択手段の選択順序を制御する選択順序
制御手段と、前記選択手段により得られる１個のシンド
ローム計算結果をもとに誤りビット位置を計算する誤り
ビット位置計算手段と、該誤りビット位置計算結果を前
記選択順序制御手段により選択して該並列ｎ個の記憶手
段に分配する手段と、
【００２２】該誤りビット位置計算結果にもとづいて該
ｎ系統の記憶手段に記憶された並列ｎ系統の遅延復調信
号の誤りビットを訂正する誤り訂正手段とを設け、受信
側の誤りビット位置検出手段を時分割により用いるよう
に構成したディジタル伝送装置である。
【００２３】請求項４の発明は、送信側に、並列ｎ系統
（ｎは２以上の自然数）の送信すべきディジタル信号に
対し、それぞれ同一の誤り訂正のためのブロック符号化
を行なうｎ個のブロック符号化手段と、該ｎ個のブロッ
ク符号化手段で得られる並列ｎ系統のブロック符号化さ
れた信号に差動符号化を施す差動符号化手段と、
【００２４】該差動符号化手段で得られる並列ｎ系統の
差動符号化信号で搬送波を変調して２n 値多値変調信号
を出力する２n 値多値変調手段とを設けると共に、受信
側に、前記２n 値多値変調信号を同期検波して復調する
同期検波手段と、該同期検波手段により得られるｎ系統
復調信号を差動復号するｎ系統差動復号手段と、
【００２５】該ｎ系統差動復号手段により得られるｎ系
統差動復号を系統毎に異なる時間遅延させるｎ系統の遅
延手段と、該遅延手段で遅延された復調信号を記憶する
ｎ系統の記憶手段と、
【００２６】該ｎ系統の記憶手段に記憶された並列ｎ系
統の信号から誤りビット位置を検出するもととなるシン
ドロームを計算する並列ｎ個のシンドローム計算手段
と、該遅延手段の遅延量の少ない方から順番に該並列ｎ
個のシンドローム計算結果を選択する選択手段と、
【００２７】該選択手段の選択順序を制御する選択順序
制御手段と、前記選択手段により得られる１個のシンド
ローム計算結果をもとに誤りビット位置を計算する誤り
ビット位置計算手段と、該誤りビット位置計算結果を前
記選択順序制御手段により選択して該並列ｎ個の記憶手
段に分配する手段と、
【００２８】該誤りビット位置計算結果にもとづいて該
ｎ系統の記憶手段に記憶された並列ｎ系統の復調信号の
誤りビットを訂正する誤り訂正手段とを設け、受信側の
誤りビット位置検出手段を時分割により用いるように構
成したディジタル伝送装置である。
【００２９】請求項５の発明は、送信側に、並列ｎ系統
（ｎは２以上の自然数）の送信すべきディジタル信号に
対し、それぞれ同一の誤り訂正のためのブロック符号化
を行なうｎ個のブロック符号化手段と、該ｎ個のブロッ
ク符号化手段で得られる並列ｎ系統のブロック符号化さ
れた信号に差動符号化を施す差動符号化手段と、
【００３０】該差動符号化手段で得られる並列ｎ系統の
差動符号化信号を系統毎に異なる時間遅延させるｎ系統
の遅延手段と、該遅延手段で遅延されたｎ系統遅延差動
符号化信号で搬送波を変調して２n 値多値変調信号を出
力する２n 値多値変調手段とを設けると共に、
【００３１】受信側に、前記２n 値多値変調信号を遅延
検波して復調する遅延検波手段と、該遅延検波手段によ
り得られるｎ系統の復調信号を記憶するｎ系統の記憶手
段と、該ｎ系統の記憶手段に記憶された並列ｎ系統の信
号から誤りビット位置を検出するもととなるシンドロー
ムを計算する並列ｎ個のシンドローム計算手段と、
【００３２】前記送信側遅延手段の遅延量の少ない方か
ら順番に該並列ｎ個のシンドローム計算結果を選択する
選択手段と、該選択手段の選択順序を制御する選択順序
制御手段と、前記選択手段により得られる１個のシンド
ローム計算結果をもとに誤りビット位置を計算する誤り
ビット位置計算手段と、
【００３３】該誤りビット位置計算結果を前記選択順序
制御手段により選択して該並列ｎ個の記憶手段に分配す
る手段と、該誤りビット位置計算結果にもとづいて該ｎ
系統の記憶手段に記憶された並列ｎ系統の遅延復調信号
の誤りビットを訂正する誤り訂正手段とを設け、受信側
の誤りビット位置検出手段を時分割により用いるように
構成したディジタル伝送装置である。
【００３４】請求項６の発明は、送信側に、並列ｎ系統
（ｎは２以上の自然数）の送信すべきディジタル信号に
対し、それぞれ同一の誤り訂正のためのブロック符号化
を行なうｎ個のブロック符号化手段と、該ｎ個のブロッ
ク符号化手段で得られる並列ｎ系統のブロック符号化さ
れた信号に差動符号化を施す差動符号化手段と、
【００３５】該差動符号化手段で得られる並列ｎ系統の
差動符号化信号を系統毎に異なる時間遅延させるｎ系統
の遅延手段と、該遅延手段で遅延されたｎ系統遅延差動
符号化信号で搬送波を変調して２n 値多値変調信号を出
力する２n 値多値変調手段とを設けると共に、
【００３６】受信側に、前記２n 値多値変調信号を同期
検波して復調する同期検波手段と、該同期検波手段によ
り得られるｎ系統復調信号を差動復号するｎ系統差動復
号手段と、該ｎ系統差動復号手段により得られるｎ系統
差動復号を記憶するｎ系統の記憶手段と、
【００３７】該ｎ系統の記憶手段に記憶された並列ｎ系
統の信号から誤りビット位置を検出するもととなるシン
ドロームを計算する並列ｎ個のシンドローム計算手段
と、前記送信側遅延手段の遅延量の少ない方から順番に
該並列ｎ個のシンドローム計算結果を選択する選択手段
と、
【００３８】該選択手段の選択順序を制御する選択順序
制御手段と、前記選択手段により得られる１個のシンド
ローム計算結果をもとに誤りビット位置を計算する誤り
ビット位置計算手段と、該誤りビット位置計算結果を前
記選択順序制御手段により選択して該並列ｎ個の記憶手
段に分配する手段と、
【００３９】該誤りビット位置計算結果にもとづいて該
ｎ系統の記憶手段に記憶された並列ｎ系統の復調信号の
誤りビットを訂正する誤り訂正手段とを設け、受信側の
誤りビット位置検出手段を時分割により用いるように構
成したディジタル伝送装置である。
【００４０】上記請求項１及び請求項２の発明における
遅延検波用誤り訂正方式は、送信信号を直並列変換によ
りｎ系統の信号に変換した後、誤り訂正符号化→差動符
号化→２n 相位相変調→遅延検波→誤り訂正復号→並直
列変換あるいは誤り訂正符号化→差動符号化→２n 相位
相変調→同期検波→差動復号→誤り訂正復号→並直列変
換することで、インターリーブ無しに差動符号化信号検
波後の２シンボル連続誤りをｎ系統の復調信号に振り分
けるようにしている。
【００４１】これにより、各系統内では単一誤りとなる
ことから、各系統でそれぞれ誤り訂正復号を行なうと誤
り訂正能力が十分発揮される。従って、本発明は差動符
号化信号検波後の２シンボル連続誤りをランダム化する
インターリーブ方式と同様の効果を得ることができる。
そして、送受両側にそのための回路が必要なインターリ
ーブ方式に比べて伝送遅延量を削減することができる。
【００４２】また、請求項３〜請求項６の発明におい
て、使用するブロック符号はブロック毎にシンドローム
を計算するので、次にシンドロームの計算結果が出力さ
れるまでにブロック長時間の余裕がある。本発明では、
系統別に遅延時間差を与えてシンドロームの計算結果を
遅延量の少ない方から順番に選択する。
【００４３】そして、それに対応する系統のメモリの中
の復調信号の誤り位置を誤りビット位置検出回路で検出
し、当該ビットを誤り訂正器により訂正するようにして
いるので、誤りビット位置検出回路１個でｎ系統の信号
の誤り訂正を行なうことが可能となるから、ビット位置
検出回路の回路規模を従来より縮減することができる。
【００４４】
【発明の実施の形態】図１は本発明の実施の形態の第１
の例を示す図であって、請求項１の発明に対応し、遅延
検波を適用した差動符号化変調用誤り訂正方式の構成を
ブロック図として表わしたものである。
【００４５】同図において、送信側では、端子１に送信
すべきディジタル信号を入力する。このディジタル信号
のシンボル速度は１／Ｔｂである。端子１の信号は、１
→ｎ直並列変換器２により直並列変換され速度１／（ｎ
Ｔｂ）の並列ｎ系統の信号に変換される。
【００４６】直並列変換器２の信号は系統毎に誤り訂正
符号器３−１〜３−ｎにより誤り訂正符号化される。図
中♯ｎは、それが、第ｎ系統に対する誤り訂正符号器で
あることを表わしている。この表示については、以降に
説明する他の回路ブロック、あるいは、他の図において
も同様である。
【００４７】誤り訂正符号器３−１〜３−ｎの出力はそ
れぞれ差動符号器４に入力され差動符号化される。差動
符号器４の出力は２n 相位相変調器５に入力され変調さ
れる。変調器５の出力は伝送路６を介して伝送される。
伝送路６は、有線通信路でも無線通信路でも良い。
【００４８】また、送信側にＥ／Ｏ変換器、受信側にＯ
／Ｅ変換器を用いれば光伝送路を用いることもできる。
これらのことは以降に説明する他の実施の形態の例にお
いても同様である。
【００４９】受信側では、伝送路６から受信される信号
を遅延検波器７で復調する。遅延検波器７の並列ｎ系統
の出力はそれぞれ誤り訂正復号器８−１〜８−ｎで復号
される。誤り訂正復号器８−１〜８−ｎで復号された並
列ｎ系統の信号はｎ→１並直列変換器９に入力され並直
列変換される。並直列変換器９の出力は端子１０から出
力される。端子１０から出力される信号の速度は端子１
に入力された信号の速度１／Ｔｂに等しい。
【００５０】図２は本発明の実施の形態の第２の例を示
す図であって、請求項２の発明に対応し、同期検波を適
用した差動符号化変調用誤り訂正方式の構成をブロック
図として示している。
【００５１】同図において、送信側では、端子１に送信
すべきディジタル信号を入力する。このディジタル信号
のシンボル速度は１／Ｔｂである。端子１の信号は１→
ｎ直並列変換器２により直並列変換され速度１／（ｎＴ
ｂ）の並列ｎ系統の信号に変換される。
【００５２】直並列変換器２の信号は系統毎に誤り訂正
符号器３−１〜３−ｎにより誤り訂正符号化される。誤
り訂正符号器３−１〜３−ｎの出力は、それぞれ差動符
号器４に入力され差動符号化される。差動符号器４の出
力は２n 相位相変調器５に入力され変調される。該変調
器５の出力は伝送路６を介して伝送される。
【００５３】受信側では、伝送路６から受信される信号
を同期検波器１１で復調する。同期検波器１１の並列ｎ
系統の出力はそれぞれ差動復号器１２に入力され差動復
号される。差動復号器１２の並列ｎ系統の出力はそれぞ
れ誤り訂正復号器８−１〜８−ｎで誤り訂正復号され
る。
【００５４】誤り訂正復号器８−１〜８−ｎで復号され
た並列ｎ系統の信号はｎ→１並直列変換器９に入力され
並直列変換される。並直列変換器９の出力は端子１０か
ら出力される。端子１０から出力される信号の速度は端
子１に入力された信号の速度１／Ｔｂに等しい。
【００５５】図３は本発明の実施の形態の第３の例を示
す図である。同図において、送信側では、端子１３−１
〜１３−ｎに送信すべきディジタル信号を入力する。こ
のディジタル信号のシンボル速度は１／Ｔｂである。端
子１３−１〜１３−ｎの信号は系統毎にブロック符号器
１４−１〜１４−ｎにより誤り訂正ブロック符号化され
る。
【００５６】ブロック符号器１４−１〜１４−ｎは全て
同一の規格の符号器である。ブロック符号器１４−１〜
１４−ｎの出力は、それぞれ差動符号器４に入力され差
動符号化される。差動符号器４の出力は２n 相位相変調
器５に入力され変調される。２n 相位相変調器５の出力
は伝送路６を介して伝送される。
【００５７】受信側では、伝送路６から受信される信号
を、遅延検波器７で復調する。遅延検波器７の並列ｎ系
統の出力は、それぞれメモリ１５−１〜１５−ｎに記憶
される。メモリ１５−１〜１５−ｎに記憶された復調信
号から各系統の誤りビット位置を知るためのシンドロー
ムを各系統のシンドローム計算器１６−１〜１６−ｎで
計算する。
【００５８】各系統のシンドローム計算器１６−１〜１
６−ｎからの出力は、誤りビット位置検出器１７−１〜
１７−ｎに入力される。誤りビット検出器１７−１〜１
７−ｎの出力によりメモリ１５−１〜１５−ｎ中の誤り
ビットを誤り訂正器１８−１〜１８−ｎが訂正する。
【００５９】誤り訂正器１８−１〜１８−ｎの出力は、
メモリ１５−１〜１５−ｎ中の信号の誤りを訂正する。
誤り訂正器１８−１〜１８−ｎの出力は、端子１９−１
〜１９−ｎから出力される。端子１９−１〜１９−ｎか
ら出力される信号の速度は、端子１３−１〜１３−ｎに
入力された信号の速度１／Ｔｂに等しい。
【００６０】図４は本発明の実施の形態の第４の例を示
す図である。同図において、送信側では、端子１３−１
〜１３−ｎに送信すべきｎ系統のディジタル信号を入力
する。このディジタル信号のシンボル速度は、１／Ｔｂ
である。端子１３−１〜１３−ｎの信号はそれぞれブロ
ック符号器１４−１〜１４−ｎにより誤り訂正ブロック
符号化される。
【００６１】ブロック符号器１４−１〜１４−ｎは、全
て同一の規格の符号器である。ブロック符号器１４−１
〜１４−ｎの出力は差動符号器４に入力され差動符号化
される。差動符号器４の出力は２n 相位相変調器５に入
力され変調される。２n 相位相変調器５の出力は伝送路
６を介して伝送される。
【００６２】受信側では、伝送路６から受信される信号
を遅延検波器７で復調する。遅延検波器７の並列ｎ系統
の出力は、それぞれ、遅延器２０−１〜２０−ｎに入力
される。遅延器２０−１〜２０−ｎから出力されるｎ系
統の信号は、それぞれ、メモリ１５−１〜１５−ｎに記
憶される。
【００６３】メモリ１５−１〜１５−ｎに記憶された復
調信号から各系統の誤りビット位置を知るためのシンド
ロームを、シンドローム計算器１６−１〜１６−ｎで計
算する。シンドローム計算器１６−１〜１６−ｎから出
力されるｎ個の誤りビット位置情報はｎ→１セレクタ２
１に入力される。
【００６４】ｎ→１セレクタ２１はセレクタ制御回路２
３の制御により遅延量の少ない順番にシンドローム計算
結果を選択する。ｎ→１セレクタ２１の出力は、誤りビ
ット位置検出器２４に入力され当該系統の誤りビット位
置が検出される。誤りビット位置検出器２４の出力は１
→ｎセレクタ２２に入力され、セレクタ制御回路２３の
制御により、メモリ１５−１〜１５−ｎの中から該当す
る系統を選択する。
【００６５】１→ｎセレクタ２２の出力は誤り訂正器１
８−１〜１８−ｎに入力される。誤り訂正器１８−１〜
１８−ｎは１→ｎセレクタ２２から出力される誤りビッ
ト位置検出結果により、メモリ１５−１〜１５−ｎ中の
該当する系統の当該ビットの誤りを訂正する。
【００６６】誤り訂正器１８−１〜１８−ｎで訂正され
たｎ系統の信号は端子１９−１〜１９−ｎから出力され
る。端子１９−１〜１９−ｎから出力されるｎ系統の信
号の速度は端子１３−１〜１３−ｎに入力された信号の
速度１／Ｔｂに等しい。
【００６７】図５は本発明の実施の形態の第５の例を示
す図である。同図において、送信側では、端子１３−１
〜１３−ｎに送信すべきディジタル信号を入力する。こ
のディジタル信号のシンボル速度は１／Ｔｂである。端
子１３−１〜１３−ｎの信号はそれぞれブロック符号器
１４−１〜１４−ｎにより誤り訂正ブロック符号化され
る。
【００６８】ブロック符号器１４−１〜１４−ｎの各符
号器は全て同一の規格のブロック符号器である。ブロッ
ク符号器１４−１〜１４−ｎの出力は差動符号器４に入
力され差動符号化される。差動符号器４の出力は２n 相
位相変調器５に入力され変調される。２n 相位相変調器
５の出力は伝送路６を介して伝送される。
【００６９】受信側では、伝送路６から受信される信号
を同期検波器１１で復調する。同期検波器１１の並列ｎ
系統の出力はそれぞれ差動復号器１２に入力される。差
動復号器１２のｎ系統の出力はそれぞれ遅延器２０−１
〜２０−ｎに入力される。遅延器２０−１〜２０−ｎか
ら出力されるｎ系統の信号はそれぞれメモリ１５−１〜
１５−ｎに記憶される。
【００７０】メモリ１５−１〜１５−ｎに記憶された復
調信号から各系統の誤りビット位置を知るためのシンド
ロームを、シンドローム計算器１６−１〜１６−ｎで計
算する。シンドローム計算器１６−１〜１６−ｎから出
力されるｎ個の誤りビット位置情報はｎ→１セレクタ２
１に入力される。
【００７１】ｎ→１セレクタ２１はセレクタ制御回路２
３の制御により遅延量の少ない順番にシンドローム計算
結果を選択する。ｎ→１セレクタ２１の出力は誤りビッ
ト位置検出器２４に入力され当該系統の誤りビット位置
を検出する。誤りビット位置検出器２４の出力は１→ｎ
セレクタ２２に入力され、セレクタ制御回路２３の制御
によりメモリ１５−１〜１５−ｎの中から該当する系統
を選択する。
【００７２】１→ｎセレクタ２２の出力は誤り訂正器１
８−１〜１８−ｎに入力される。誤り訂正器１８−１〜
１８−ｎは１→ｎセレクタ２２から出力される誤りビッ
ト位置検出結果によりメモリ１５−１〜１５−ｎ中の該
当する系統の当該ビットの誤りを訂正する。
【００７３】誤り訂正器１８−１〜１８−ｎで訂正され
たｎ系統の信号は端子１９−１〜１９−ｎから出力され
る。端子１９−１〜１９−ｎから出力されるｎ系統の信
号速度は端子１３−１〜１３−ｎに入力された信号の速
度１／Ｔｂに等しい。
【００７４】図６は本発明の実施の形態の第６の例を示
す図である。同図において、送信側では、端子１３−１
〜１３−ｎに送信すべきｎ系統のディジタル信号を入力
する。このディジタル信号のシンボル速度は、１／Ｔｂ
である。端子１３−１〜１３−ｎの信号はそれぞれブロ
ック符号器１４−１〜１４−ｎにより誤り訂正ブロック
符号化される。
【００７５】ブロック符号器１４−１〜１４−ｎの各符
号器は全て同一の規格のブロック符号器である。ブロッ
ク符号器１４−１〜１４−ｎの出力はそれぞれ遅延器２
０−１〜２０−ｎに入力される。遅延器２０−１〜２０
−ｎの出力は差動符号器４に入力され差動符号化され
る。差動符号器４の出力は２n 相位相変調器５に入力さ
れ変調される。２n 相位相変調器５の出力は伝送路６を
介して伝送される。
【００７６】受信側では、伝送路６から受信される信号
を遅延検波器７で復調する。遅延検波器７の並列ｎ系統
の出力はそれぞれメモリ１５−１〜１５−ｎに記憶され
る。メモリ１５−１〜１５−ｎに記憶された復調信号か
ら各系統の誤りビット位置を知るためのシンドロームを
シンドローム計算器１６−１〜１６−ｎで計算する。
【００７７】シンドローム計算器１６−１〜１６−ｎか
ら出力されるｎ個の誤りビット位置情報はｎ→１セレク
タ２１に入力される。ｎ→１セレクタ２１はセレクタ制
御回路２３の制御により遅延量の少ない順番にシンドロ
ーム計算結果を選択する。ｎ→１セレクタ２１の出力は
誤りビット位置検出器２４に入力され当該系統の誤りビ
ット位置を検出する。
【００７８】誤りビット位置検出器２４の出力は１→ｎ
セレクタ２２に入力され、セレクタ制御回路２３の制御
によりメモリ１５−１〜１５−ｎの中から該当する系統
を選択する。１→ｎセレクタ２２の出力は誤り訂正器１
８−１〜１８−ｎに入力される。
【００７９】誤り訂正器１８−１〜１８−ｎは１→ｎセ
レクタ２２から出力される誤りビット位置検出結果によ
りメモリ１５−１〜１５−ｎ中の該当する系統の当該ビ
ットの誤りを訂正する。
【００８０】誤り訂正器１８−１〜１８−ｎで誤り訂正
されたｎ系統の信号は端子１９−１〜１９−ｎから出力
される。端子１９−１〜１９−ｎから出力されるｎ系統
の信号の速度は端子１３−１〜１３−ｎに入力された信
号の速度１／Ｔｂに等しい。
【００８１】図７は本発明の実施の形態の第７の例を示
す図である。同図において、送信側では、端子１３−１
〜１３−ｎに送信すべき、ｎ系統のディジタル信号を入
力する。このディジタル信号のシンボル速度は、１／Ｔ
ｂである。
【００８２】端子１３−１〜１３−ｎの信号はそれぞれ
ブロック符号器１４−１〜１４−ｎにより誤り訂正ブロ
ック符号化される。ブロック符号器１４−１〜１４−ｎ
の各符号器は全て同一の規格のブロック符号器である。
ブロック符号器１４−１〜１４−ｎの出力はそれぞれ遅
延器２０−１〜２０−ｎに入力される。
【００８３】遅延器２０−１〜２０−ｎの出力は、差動
符号器４に入力され差動符号化される。差動符号器４の
出力は２n 相位相変調器５に入力され変調される。２n
相位相変調器５の出力は伝送路６を介して伝送される。
【００８４】受信側では、伝送路６から受信される信号
を同期検波器１１で復調する。同期検波器１１の並列ｎ
系統の出力はそれぞれ差動復号器１２に入力される。差
動復号器１２のｎ系統の出力は、それぞれ、メモリ１５
−１〜１５−ｎに記憶される。メモリ１５−１〜１５−
ｎに記憶された復調信号から各系統の誤りビット位置を
知るためのシンドロームをシンドローム計算器１６−１
〜１６−ｎで計算する。
【００８５】シンドローム計算器１６−１〜１６−ｎか
ら出力されるｎ個の誤りビット位置情報はｎ→１セレク
タ２１に入力される。ｎ→１セレクタ２１はセレクタ制
御回路２３の制御により遅延量の少ない順番にシンドロ
ーム計算結果を選択する。ｎ→１セレクタ２１の出力は
誤りビット位置検出器２４に入力され当該系統の誤りビ
ット位置を検出する。
【００８６】誤りビット位置検出器２４の出力は１→ｎ
セレクタ２２に入力され、セレクタ制御回路２３の制御
によりメモリ１５−１〜１５−ｎの中から該当する系統
を選択する。１→ｎセレクタ２２の出力は誤り訂正器１
８−１〜１８−ｎに入力される。
【００８７】誤り訂正器１８−１〜１８−ｎは１→ｎセ
レクタ２２から出力される誤りビット位置検出結果によ
りメモリ１５−１〜１５−ｎ中の該当する系統の当該ビ
ットの誤りを訂正する。誤り訂正器１８−１〜１８−ｎ
で訂正されたｎ系統の信号は端子１９−１〜１９−ｎか
ら出力される。端子１９−１〜１９−ｎから出力される
ｎ系統の信号速度は端子１３−１〜１３−ｎに入力され
た信号の速度１／Ｔｂに等しい。
【００８８】上記の説明では、各列とも変調方式として
２n 相位相変調を用いる場合について述べているが、本
発明は、２n ＡＭ等の多値変調に適用することも可能で
あり、その場合でも同様の効果が得られる。
【００８９】
【発明の効果】以上説明したように、請求項１及び請求
項２の発明によれば、回路の小型・低消費電力化に有効
な遅延検波方式が適用可能な差動符号化変調方式に、誤
り訂正方式を併用する場合、インターリーブを用いず
に、差動符号化信号検波後の２シンボル連続誤りを、ｎ
系統の復調信号に振り分けているので、各系統内では単
一誤りとなるようにすることができるから、誤り訂正能
力を最大限に発揮することが可能となり、送受両側に回
路が必要なインターリーブ方式と比較して回路規模を小
さくすることができると共に伝送遅延量を低減すること
ができる。
【００９０】また、請求項３〜請求項６の発明によれ
ば、回路の小型・低消費電力化に有効な遅延検波方式を
用いることができる差動符号化変調方式に、ランダム誤
り訂正能力の高いブロック符号を適用する場合、１つの
誤りビット位置検出回路で、ｎ系統の信号を誤り訂正で
きるので、各系統それぞれが誤りビット位置検出回路を
持つことが不要になり、回路規模の削減を図ることがで
きる。
【図面の簡単な説明】
【図１】本発明の実施の形態の第１の例を示す図であ
る。
【図２】本発明の実施の形態の第２の例を示す図であ
る。
【図３】本発明の実施の形態の第３の例を示す図であ
る。
【図４】本発明の実施の形態の第４の例を示す図であ
る。
【図５】本発明の実施の形態の第５の例を示す図であ
る。
【図６】本発明の実施の形態の第６の例を示す図であ
る。
【図７】本発明の実施の形態の第７の例を示す図であ
る。
【図８】従来の差動符号化変調用誤り訂正方式を説明す
る図である。
【符号の説明】
１，１３−１〜１３−ｎ 入力端子 ２ １→ｎ直並列変換器 ３−１〜３−ｎ 誤り訂正符号器 ４ 差動符号器 ５ ２n 相位相変調器 ６ 伝送路 ７ 遅延検波器 ８−１〜８−ｎ 誤り訂正復号器 ９ ｎ→１並直列変換器 １０，１９−１〜１９−ｎ 出力端子 １１ 同期検波器 １２ 差動復号器 １４−１〜１４−ｎ ブロック符号器 １５−１〜１５−ｎ メモリ １６−１〜１６−ｎ シンドローム計算器 １７−１〜１７−ｎ 誤りビット位置検出器 １８−１〜１８−ｎ 誤り訂正器 ２０−１〜２０−ｎ 遅延器 ２１ ｎ→１セレクタ ２２ １→ｎセレクタ ２３ セレクタ制御回路 ２４ 誤りビット位置検出器

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 送信側に、 送信すべきディジタル信号を並列ｎ系統（ｎは２以上の
    自然数）に直並列変換する手段と、 該直並列変換手段により得られる並列ｎ系統のディジタ
    ル信号に対してそれぞれ誤り訂正符号化を行なうｎ個の
    誤り訂正符号化手段と、 該誤り訂正符号化手段により誤り訂正符号化された並列
    ｎ系統の信号に差動符号化を施す差動符号化手段と、 該差動符号化手段で得られる並列ｎ系統の差動符号化信
    号で搬送波を変調して２n 値多値変調信号を出力する２
    n 値多値変調手段とを有し、 受信側に、 前記２n 値多値変調信号を遅延検波して復調する遅延検
    波手段と、 該遅延検波手段により得られる並列ｎ系統の復調信号に
    対して誤り訂正を行なう並列ｎ系統の誤り訂正手段と、 該誤り訂正手段により誤りが訂正された並列ｎ系統のデ
    ィジタル信号を並直列変換する手段とを有することを特
    徴とするディジタル伝送装置。
  2. 【請求項２】 送信側に、 送信すべきディジタル信号を並列ｎ系統（ｎは２以上の
    自然数）に直並列変換する手段と、 該直並列変換手段により得られる並列ｎ系統のディジタ
    ル信号に対してそれぞれ誤り訂正符号化を行なうｎ個の
    誤り訂正符号化手段と、 該誤り訂正符号化手段により誤り訂正符号化された並列
    ｎ系統の信号に差動符号化を施す差動符号化手段と、 該差動符号化手段で得られる並列ｎ系統の差動符号化信
    号で搬送波を変調して２n 値多値変調信号を出力する２
    n 値多値変調手段とを有し、 受信側に、 前記２n 値多値変調信号を同期検波して復調する同期検
    波手段と、 該同期検波手段により得られる並列ｎ系統の復調信号に
    対して差動復号を行なう差動復号手段と、 該差動復号手段により得られる並列ｎ系統の信号に対し
    て誤り訂正を行なう並列ｎ系統の誤り訂正手段と、 該誤り訂正手段により誤りが訂正された並列ｎ系統のデ
    ィジタル信号を並直列変換する手段とを有することを特
    徴とするディジタル伝送装置。
  3. 【請求項３】 送信側に、 並列ｎ系統（ｎは２以上の自然数）の送信すべきディジ
    タル信号に対し、それぞれ同一の誤り訂正のためのブロ
    ック符号化を行なうｎ個のブロック符号化手段と、 該ｎ個のブロック符号化手段で得られる並列ｎ系統のブ
    ロック符号化された信号に差動符号化を施す差動符号化
    手段と、 該差動符号化手段で得られる並列ｎ系統の差動符号化信
    号で搬送波を変調して２n 値多値変調信号を出力する２
    n 値多値変調手段とを有し、 受信側に、 前記２n 値多値変調信号を遅延検波して復調する遅延検
    波手段と、 該遅延検波手段により得られるｎ系統復調信号を系統毎
    に異なる時間遅延させるｎ系統の遅延手段と、 該遅延手段で遅延されたｎ系統遅延復調信号を記憶する
    ｎ系統の記憶手段と、 該ｎ系統の記憶手段に記憶された並列ｎ系統の信号から
    誤りビット位置を検出するもととなるシンドロームを計
    算する並列ｎ個のシンドローム計算手段と、 該遅延手段の遅延量の少ない方から順番に該並列ｎ個の
    シンドローム計算結果を選択する選択手段と、 該選択手段の選択順序を制御する選択順序制御手段と、 前記選択手段により得られる１個のシンドローム計算結
    果をもとに誤りビット位置を計算する誤りビット位置計
    算手段と、 該誤りビット位置計算結果を前記選択順序制御手段によ
    り選択して該並列ｎ個の記憶手段に分配する手段と、 該誤りビット位置計算結果にもとづいて該ｎ系統の記憶
    手段に記憶された並列ｎ系統の遅延復調信号の誤りビッ
    トを訂正する誤り訂正手段とを有し、 受信側の誤りビット位置検出手段を時分割により用いる
    ことを特徴とするディジタル伝送装置。
  4. 【請求項４】 送信側に、 並列ｎ系統（ｎは２以上の自然数）の送信すべきディジ
    タル信号に対し、それぞれ同一の誤り訂正のためのブロ
    ック符号化を行なうｎ個のブロック符号化手段と、 該ｎ個のブロック符号化手段で得られる並列ｎ系統のブ
    ロック符号化された信号に差動符号化を施す差動符号化
    手段と、 該差動符号化手段で得られる並列ｎ系統の差動符号化信
    号で搬送波を変調して２n 値多値変調信号を出力する２
    n 値多値変調手段とを有し、 受信側に、 前記２n 値多値変調信号を同期検波して復調する同期検
    波手段と、 該同期検波手段により得られるｎ系統復調信号を差動復
    号するｎ系統差動復号手段と、 該ｎ系統差動復号手段により得られるｎ系統差動復号を
    系統毎に異なる時間遅延させるｎ系統の遅延手段と、 該遅延手段で遅延された復調信号を記憶するｎ系統の記
    憶手段と、 該ｎ系統の記憶手段に記憶された並列ｎ系統の信号から
    誤りビット位置を検出するもととなるシンドロームを計
    算する並列ｎ個のシンドローム計算手段と、 該遅延手段の遅延量の少ない方から順番に該並列ｎ個の
    シンドローム計算結果を選択する選択手段と、 該選択手段の選択順序を制御する選択順序制御手段と、 前記選択手段により得られる１個のシンドローム計算結
    果をもとに誤りビット位置を計算する誤りビット位置計
    算手段と、 該誤りビット位置計算結果を前記選択順序制御手段によ
    り選択して該並列ｎ個の記憶手段に分配する手段と、 該誤りビット位置計算結果にもとづいて該ｎ系統の記憶
    手段に記憶された並列ｎ系統の復調信号の誤りビットを
    訂正する誤り訂正手段とを有し、 受信側の誤りビット位置検出手段を時分割により用いる
    ことを特徴とするディジタル伝送装置。
  5. 【請求項５】 送信側に、 並列ｎ系統（ｎは２以上の自然数）の送信すべきディジ
    タル信号に対し、それぞれ同一の誤り訂正のためのブロ
    ック符号化を行なうｎ個のブロック符号化手段と、 該ｎ個のブロック符号化手段で得られる並列ｎ系統のブ
    ロック符号化された信号に差動符号化を施す差動符号化
    手段と、 該差動符号化手段で得られる並列ｎ系統の差動符号化信
    号を系統毎に異なる時間遅延させるｎ系統の遅延手段
    と、 該遅延手段で遅延されたｎ系統の遅延差動符号化信号で
    搬送波を変調して２n値多値変調信号を出力する２n 値
    多値変調手段とを有し、 受信側に、 前記２n 値多値変調信号を遅延検波して復調する遅延検
    波手段と、 該遅延検波手段により得られるｎ系統復調
    信号を記憶するｎ系統の記憶手段と、 該ｎ系統の記憶手段に記憶された並列ｎ系統の信号から
    誤りビット位置を検出するもととなるシンドロームを計
    算する並列ｎ個のシンドローム計算手段と、 前記送信側遅延手段の遅延量の少ない方から順番に該並
    列ｎ個のシンドローム計算結果を選択する選択手段と、 該選択手段の選択順序を制御する選択順序制御手段と、 前記選択手段により得られる１個のシンドローム計算結
    果をもとに誤りビット位置を計算する誤りビット位置計
    算手段と、 該誤りビット位置計算結果を前記選択順序制御手段によ
    り選択して該並列ｎ個の記憶手段に分配する手段と、 該誤りビット位置計算結果にもとづいて該ｎ系統の記憶
    手段に記憶された並列ｎ系統の遅延復調信号の誤りビッ
    トを訂正する誤り訂正手段とを有し、 受信側の誤りビット位置検出手段を時分割により用いる
    ことを特徴とするディジタル伝送装置。
  6. 【請求項６】 送信側に、 並列ｎ系統（ｎは２以上の自然数）の送信すべきディジ
    タル信号に対し、それぞれ同一の誤り訂正のためのブロ
    ック符号化を行なうｎ個のブロック符号化手段と、 該ｎ個のブロック符号化手段で得られる並列ｎ系統のブ
    ロック符号化された信号に差動符号化を施す差動符号化
    手段と、 該差動符号化手段で得られる並列ｎ系統の差動符号化信
    号を系統毎に異なる時間遅延させるｎ系統の遅延手段
    と、 該遅延手段で遅延されたｎ系統遅延差動符号化信号で搬
    送波を変調して２n 値多値変調信号を出力する２n 値多
    値変調手段とを有し、 受信側に、 前記２n 値多値変調信号を同期検波して復調する同期検
    波手段と、 該同期検波手段により得られるｎ系統復調信号を差動復
    号するｎ系統差動復号手段と、 該ｎ系統差動復号手段により得られるｎ系統差動復号を
    記憶するｎ系統の記憶手段と、 該ｎ系統の記憶手段に記憶された並列ｎ系統の信号から
    誤りビット位置を検出するもととなるシンドロームを計
    算する並列ｎ個のシンドローム計算手段と、 前記送信側遅延手段の遅延量の少ない方から順番に該並
    列ｎ個のシンドローム計算結果を選択する選択手段と、 該選択手段の選択順序を制御する選択順序制御手段と、 前記選択手段により得られる１個のシンドローム計算結
    果をもとに誤りビット位置を計算する誤りビット位置計
    算手段と、 該誤りビット位置計算結果を前記選択順序制御手段によ
    り選択して該並列ｎ個の記憶手段に分配する手段と、 該誤りビット位置計算結果にもとづいて該ｎ系統の記憶
    手段に記憶された並列ｎ系統の復調信号の誤りビットを
    訂正する誤り訂正手段とを有し、 受信側の誤りビット位置検出手段を時分割により用いる
    ことを特徴とするディジタル伝送装置。
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Cited By (4)

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