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HINTERGRUND
DER ERFINDUNG
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1. Gebiet der
Erfindung
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Die vorliegende Erfindung bezieht
sich auf ein STM-N-Signalfehlerkorrektur-Codierungs/Decodierungs-Verfahren
(für ein
synchrones Transportmodule der Ebene N) und auf STM-N-Signalfehlerkorrektur-Codierungs/Decodierungs-Schaltungen,
die für
die STM (für
die synchrone Übertragungsbetriebsart)
in Gebrauch sind. Das Verfahren und die Schaltungen können z.
B. bei der Fehlerkorrektur-Codierung/Decodierung in einem SDH-Faseroptik-Übertragungssystem
(Faseroptik-Übertragungssystem
mit synchroner digitaler Hierarchie) verwendet werden.
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2. Beschreibung des technischen
Gebiets
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Vor kurzem ist das SDH-Faseroptik-Übertragungssystem
beachtlich erforscht worden. Im folgenden sind einige der Dokumente
angegeben, die sich mit dieser Technologie beschäftigen:
Dokument 1: Yoshiaki
YAMABAYASHI, Masahito TOMIZAWA, Tomoyoshi KATAOKA, Yukiko KOBAYASHI und
Kazuko HAGIMOTO. OAA" 94, ThA6: NTT "A Bit-Interleaved Hamming Code
for Linearly Repeated Terrestrial Fiber Optic Transmission Systems".
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Dokument 2: Masaki Tomizawa, Yoshiaki
Yamabayashi, Norio Kobayashi und Kazuo Hagimoto, 1995, "Study on
the Error Correction Code of an SDH Fiber Optical Transmission System,"
Electronic Information Communication National Convention B-1074.
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Die obigen Dokumente schlagen den
mit der SDH kompatiblen Vorwärtsfehlerkorrekturcode (FEC)
vor. In dieser Vorwärtsfehlerkorrektur-Schaltung,
die in einer Endgeräteeinheit
installiert ist, sind die Prüfbits
im Bereich undefinierfer Bytes im Multiplexabschnitt-Overhead (MSOH)
gespeichert, der in 2 gezeigt ist.
In 2 zeigt "x" ein Byte für einen internationalen
Standardcode an, der für
die zukünftige
Verwendung reserviert ist, "Δ"
zeigt ein medienunabhängiges
Byte an und * zeigt ein nicht verwürfeltes Byte an.
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Das STM-N-Signal (1 ≤ N ≤ 16) liegt
in einer der zwei folgenden Formen vor: eine Form ist, daß mehrere
Verkettungspfade VC-4-Xc (VC – virtueller Container)
mit der Verwendung von ATM-Zellen (Zellen für die asynchrone Übertragungsbetriebsart)
abgebildet werden, während
die andere Form ist, daß N AU-4-Signale,
von denen jedes ein VC-4 ist, zu dem der AU-Pointer (Pointer auf
eine administrative Einheit) hinzugefügt ist, byte-multiplexiert
werden.
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Wenn die Fehlerkorrekturcodierung
an AU-4-Xc des STM-N-Signals ausgeführt wird, werden an eine SDH-Endgeräteinheit
mehrere Verkettungspfade in X AU-4-Signale abgebildet, von denen jedes
durch das Hinzufügen
des AU-Pointers zu VC-4-Xc AU-4-Xc-erzeugt wird. Deshalb führt die Fehlerkorrekturschaltung
die Codierung an AU-4 aus, wobei X Codierungsschaltungen und X Decodierungs
schaltungen verwendet werden.
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Wenn N AU-4-Signale, von denen jedes
den AU-Pointer im VC-4-besitzt, byte-multiplexiert werden, werden N STM-1-Signale,
die jedes eine AU-4, Prüfbytes
und den SOH enthalten, byte-multiplexiert. Dieses Verfahren kann
für jedes
STM-N-System verwendet werden, weil die FEC-Codierungsschaltung eine
AU-4 auf einmal codiert. Die folgenden zwei Codetypen sind für den FEC-Code
einer SDH-kompatiblen FEC-Codierungsschaltung vorgesehen.
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- (1) Der parallele verkürzte Hamming-Code: An den acht
parallelen Bits der AU-4 wird eine Ein-Bit-Korrektur auf einmal
ausgeführt
(18864 Bits/8 = 2358 Bits). Für
die Prüfbits
sind zwölf
Bytes erforderlich. Wenn das Codierungsziel AU-4-Xc-(2 ≤ X ≤ 16) oder X
(2 ≤ X ≤ 16) AU-4-Signale
sind, werden X Codierungsschaltungen und X Decodierungsschaltungen verwendet.
- (2) Der serielle verkürzte
Hamming-Code: An einer AU-4 wird eine Ein-Bit-Korrektur auf einmal
ausgeführt
(18864 Bits = 241 Spalten × 9
Zeilen/1 Spalte + 9 Spalten X 1 Zeile X 8 Bits). Für die Prüfbits sind zwei
Bytes erforderlich. Wenn das Codierungsziel AU-4-Xc- (2 ≤ X ≤ 16) oder
X (2 ≤ X ≤ 16) AU-4-Signale
sind, werden X Codierungsschaltungen und X Decodierungsschaltungen
verwendet.
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Das oben beschriebene herkömmliche
Fehlerkorrektur/Decodierungs-Verfahren verwendet jedoch AU-4 sowohl
für den
seriellen als auch den parallelen verkürz ten Hamming-Code als Codierungsziel.
Deshalb sind, wenn der verkürzte
Hamming-Code für
AU-4-Xc- (2 ≤ X ≤ 16) oder
X (2 ≤ X ≤ 16) AU-4-Signale
im STM-N-Signal
(2 ≤ X ≤ 16) als der Fehlerkorrekturcode
verwendet wird, X Codierungsschaltungen und X Decodierungsschaltungen
erforderlich. Der serielle verkürzte
Hamming-Code erfordert 2 × X
Bytes Prüfbits,
während
der parallele verkürzte
Hamming-Code 12 × X
Bytes Prüfbits
erfordert, dies zeigt, daß die
erforderlichen Prüfbits
X-mal so viel wie die Prüfbits
des AU-4-Signals sind.
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Dies verursacht die folgenden zwei
Probleme, die einen größeren Wert
von N in STM-N betreffen: eine relativ große Anzahl von Prüfbits, die
im Abschnitt Overhead erzeugt werden müssen, verschlechtert (1) den Übertragungswirkungsgrad
und (2) die Erzeugung und die Decodierung der Prüfbits erfordert Zeit. Um diese
Probleme zu lösen,
sind das STM-N-Signalfehlerkorrektur-Codierungs/Decodierungs-Verfahren
und die STM-N-Signalfehlerkorrektur-Codierungs/Decodierungs-Schaltungen
angefordert wurden, die die Übertragungsfehler
einfach durch das Erzeugen einer äußerst kleinen Anzahl von Prüfbits (Fehlerkorrekturcode)
korrigieren können,
selbst wenn der Wert von N in STM-N größer wird.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es ist eine Aufgabe der vorliegenden
Erfindung, ein Fehlerkorrektur-Codierungssystem und ein Fehlerkorrektur-Codierungsverfahren
für das
Korrigieren von Übertragungsfehlern
unter Verwendung nur einer kleinen Anzahl von Prüfbits ungeachtet eines größeren Wertes
N von STM-N zu schaffen.
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Gemäß der Erfindung wird ein Signalfehlerkorrektur-Codiersystem
für ein
synchrones Transportmodul der Ebene N (STM-N) geschaffen, wobei N
eine positive ganze Zahl ist, welches aufweist: eine Einrichtung
zur Erzeugung administrativer Einheiten zum Erzeugen einer Mehrzahl
von administrativen Einheiten, wobei jede der administrativen Einheiten einen
virtuellen Container zur Unterbringung von Übertragungsdaten und eines
Pointers, der Informationen über
das Multiplexen der Daten aufweist, umfaßt, eine Fehlerkorrekturcode-Erzeugungseinrichtung
zur Erzeugung eines Fehlerkorrekturcodes für die Gesamtheit der Vielzahl
von administrativen Einheiten und eine STM-N-Signalerzeugungseinrichtung
zum Erzeugen eines STM-N-Signals mit einem Overhead-Abschnitt und
einem Nutzdaten-Abschnitt durch Setzen des Fehlerkorrekturcodes
in den Overhead-Abschnitt und der Mehrzahl von administrativen Einheiten
in den Nutzdaten-Abschnitt.
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Gemäß der vorliegenden Erfindung
wird außerdem
ein Signalfehlerkorrektur-Codierverfahren für ein synchrones
Transportmodul der Ebene N (STM-N), geschaffen, wobei N eine positive
ganze Zahl ist, welches aufweist: einen ersten Schritt des Erzeugens
einer Vielzahl von administrativen Einheiten, wobei jede der administrativen
Einheiten einen virtuellen Container zur Unterbringung von Übertragungsdaten
und eines Pointers mit Informationen über das Multiplexen der Daten
umfaßt,
einen zweiten Schritt des Erzeugens eines Fehlerkorrekturcodes für die Gesamtheit
der Vielzahl von administrativen Einheiten und einen dritten Schritt
des Erzeugens eines STM-N-Signals mit einem Overhead-Abschnitt und
einem Nutzdaten-Abschnitt durch Setzen des Fehlerkorrekturcodes
in den Overhead-Abschnitt und durch Setzen der Vielzahl von administrativen Einheiten
in den Nutzdaten-Abschnitt.
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Das Fehlerkorrekturcode-System und
-Verfahren gemäß der vorliegenden
Erfindung führt
eine Fehlerkorrektur an der Gesamtheit mehrerer administrativer
Einheiten aus und vermeidet folglich die scharfe Zunahme der Übertragungsinformationen
mit der Zunahme des Wertes N des STM-N.
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Die vorliegende Erfindung wird aus
der ausführlichen
Beschreibung und der beigefügten
Zeichnung im folgenden der bevorzugten Ausführungsformen der Erfindung
vollständiger
verstanden.
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In der Zeichnung ist:
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1 ein
Blockschaltplan, der die Fehlerkorrektur-Codierungs/Decodierungs-Schaltungen der ersten
Ausführungsform
gemäß der vorliegenden
Erfindung zeigt, in dem 1(a) die Fehlerkorrektur-Codierungsschaltung
veranschaulicht, die den parallelen verkürzten Hamming-Code verwendet, während 1(b) die Fehlerkorrektur-Decodierungsschaltung
veranschaulicht, die den parallelen verkürzten Hamming-Code verwendet;
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Fig. 2 eine
Darstellung, die den STM-N-Rahmen zeigt, in der 2(a) den
Codierungsbereich im STM-N-Rahmen veranschaulicht und 2(b) die Byteattribute im STM-N-Rahmen
veranschaulicht;
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3 ein
ausführlicher
Blockschaltplan, der das Fehlerkorrektur-Codierungssy stem zeigt,
das den parallelen verkürzten
Hamming-Code der ersten Ausführungsform
verwendet, wobei Fig. 3(a) die Fehlerkorrektur-Codierungsschaltung
veranschaulicht, während 3(b) den Fehlerkorrektur-Codierer darin
veranschaulicht;
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4 ein
Blockschaltplan, der das Fehlerkorrektur-Decodierungssystem zeigt,
das den parallelen verkürzten
Hamming-Code der ersten Ausführungsform
verwendet, wobei 4(a) die Fehlerkorrektur-Decodierungsschaltung
veranschaulicht, während 4(b) den Fehlerkorrektur-Decodierer darin veranschaulicht;
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5 eine
Darstellung, die die Anzahl der Prüfbits der ersten Ausführungsform
zeigt;
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6 ein
Blockschaltplan, der die Fehlerkorrektur-Codierungs/Decodierungs-Schaltungen der zweiten
Ausführungsform
zeigt, in dem 6(a) den Fehlerkorrektur-Codierer
veranschaulicht, der den seriellen verkürzten Hamming-Code verwendet, während 6(b) den Fehlerkorrektur-Decodierer veranschaulicht,
der den seriellen verkürzten
Hamming-Code verwendet;
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7 ein
ausführlicher
Blockschaltplan, der den Fehlerkorrektur-Codierer zeigt, der den
seriellen verkürzten
Hamming-Code der zweiten Ausführungsform
verwendet;
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8 ein
ausführlicher
Blockschaltplan, der den Fehlerkorrektur-Decodierer zeigt, der den
seriellen verkürzten
Hamming-Code der zweiten Ausführungsform
verwendet; und
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9 eine
Darstellung, die die Anzahl der Prüfbits der zweiten Ausführungsform
zeigt.
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BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORMEN
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Unter Bezugnahme auf die beigefügte Zeichnung
ist eine Ausführungsform
gemäß der vorliegenden
Erfindung gezeigt.
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<Die erste Ausführungsform>
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Die erste Ausführungsform führt die
Fehlerkorrekturfunktion an AU-4-Xc oder X × AU-4 des STM-N-Signals unter
Verwendung des parallelen verkürzten
Hamming-Code aus. Um dies zu tun, schafft sie Codierungs- und Decodierungsschaltungen,
um 8 parallele Bits, eine Einheit aus AU-4-Xc oder X × AU-4 auf
einmal anstatt eine Einheit aus AU-4 auf einmal zu codieren oder
zu decodieren.
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1(a) ist
eine Darstellung der funktionalen Konfiguration, die die Fehlerkorrektur-Codierungsschaltung 20 gemäß der ersten
Ausführungsform
der vorliegenden Erfindung zeigt, die den parallelen verkürzten Hamming-Code
verwendet, während 1(b) eine Darstellung der funktionalen
Konfiguration ist, die die Fehlerkorrektur-Decodierungsschaltung 25 gemäß der ersten
Ausführungsform
der vorliegenden Erfindung zeigt, die den parallelen verkürzten Hamming-Code
verwendet.
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Wie in 1(a) gezeigt
ist, enthält
die Fehlerkorrektur-Codierungsschaltung 20, die den parallelen
verkürzten
Hamming-Code verwendet, eine Seriell/Parallel-Umsetzungsschaltung 22 und
die Fehlerkorrektur-Codierer 231–238.
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Beim Empfang des AU-4-Xc- (2 ≤ X ≤ 16) oder
X AU-4- (2 ≤ X ≤ 16) Signals
des STM-N-Signals am Sendesignal-Eingabeanschluß 21 (z. B. mit N
= 4 und X = 4) setzt die Seriell/Parallel-Umsetzungsschaltung 22
der Fehlerkorrektur-Codierungsschaltung 20 unter Verwendung
des parallelen verkürzten Hamming-Codes
das Signal in ein paralleles 8-Bit-Signal um und sendet das parallele
8-Bit-Signal zu den Fehlerkorrektur-Codierern 231–238.
Alle Fehlerkorrektur-Codierer 231–238 besitzen die gleiche
Konfiguration. Der Fehlerkorrektur-Codierer 231 führt z. B. die
verkürzte
{n, k}-Hamming-Codierung aus, um die Ein-Bit-Fehlerkorrektur auszuführen, wobei
er das resultierende Prüfbit
zum Prüfbit-Ausgabeanschluß 1 sendet.
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In 1(b) enthält die Fehlerkorrektur-Decodierungsschaltung 25,
die den parallelen verkürzten Hamming-Code
verwendet, die Seriell/Parallel-Umsetzungsschaltung 27 und
die Fehlerkorrektur-Decodierer 281–288.
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Die Seriell/Parallel-Umsetzungsschaltung 27 setzt
das am Empfangssignal-Eingabeanschluß 26 empfangene STM-N-Signal
in ein paralleles 8-Bit-Signal um und sendet das resultierende Signal
zu den Fehlerkorrektur-Decodierern 281–288. Alle Fehlerkorrektur-Decodierer 281–288 besitzen
die gleiche Konfiguration. Der Fehlerkorrektur-Decodierer 281 erfaßt z. B.
eine Fehlerbitposition des parallelen 8-Bit- Signals, korrigiert die Daten an der
Fehlerbitposition und sendet die Daten zum Syndrom-Ausgabeanschluß 1.
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3 ist
eine Darstellung, die die funktionale Konfiguration des Fehlerkorrektur-Codierers 231 zeigt.
Wie in 3 gezeigt ist, enthält der Fehlerkorrektur-Codierer 231 die
Prüfbit-Erzeugungsschaltung 231a und
die Prüfbit-Einfügeschaltung 231b.
Die Prüfbit-Erzeugungsschaltung 231a enthält die D-Flipflop-Schaltungen DF21–DF34 und
die Exklusiv-ODER-Schaltungen Ex11–Ex14, um eine Erzeugungsschaltung
für zyklische
Codes zu bilden.
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Die Prüfbit-Erzeugungsschaltung 231a erzeugt
die verkürzten
{n, k}-Hamming-Codes C1–C14 für die Ein-Bit-Fehlerkorrektur
aus dem am Sendesignal-Eingabeanschluß empfangenen STM-N-Signal und
sendet die resultierenden Codes zur Prüfbit-Einfügeschaltung 231b.
Die Prüfbit-Einfügeschaltung 231b fügt dann
die Prüfbits C1–C14 in
die freien Bitpositionen (2) im Abschnitt
Overhead des STM-N-Signals ein und sendet die resultierenden Daten
(mit den Prüfbits)
zum Ausgabeanschluß.
Die Parallel/Seriell-Umsetzungsschaltung 239 setzt die von
den Fehlerkorrektur-Codierern 231-238 gesendeten Daten
(mit den Prüfbits)
in serielle Daten um und sendet sie zum Ausgabeanschluß.
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4 ist
eine Darstellung, die die funktionale Konfiguration des Fehlerkorrektur-Decodierers 281 zeigt.
In 4 enthält der Fehlerkorrektur-Decodierer 281 die
Verzögerungsschaltung 281a,
die Syndrombit-Erzeugungsschaltung 281b, die Fehlerbitpositions-Erfassungsschaltung 281c und
die Fehlerkorrekturschaltung 281d. Die Syndrombit-Erzeugungsschaltung 281b enthält die D-Flipflop-Schaltungen DF1–DF12 und
die Exklusiv-ODER-Schaltungen Ex1–Ex10.
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Die Verzögerungsschaltung 281a verzögert das
am Empfangsdaten-Eingabeanschluß empfangene
STM-N-Signal um die Zeitperiode, die zu einem Rahmen der Informationsbits äquivalent
ist, und sendet das resultierende Signal zur Fehlerkorrekturschaltung 281d.
Die Syndrombit-Erzeugungsschaltung 281b berechnet das Syndrom
des am Empfangsdaten-Eingabeanschluß empfangenen STM-N-Signals
und sendet die Syndrombits S1 bis S14 zur Fehlerbitpositions-Erfassungsschaltung 281c.
Die Fehlerbitpositions-Erfassungsschaltung 281c erfaßt dann
basierend auf den Syndrombits S1–S14 eine Fehlerbitposition,
erzeugt das Fehlersteuersignal und sendet es zur Fehlerkorrekturschaltung 281d.
Die Fehlerkorrekturschaltung 281d korrigiert das Fehlersignal
des durch die Verzögerungsschaltung
284a verzögerten STM-N-Signals
unter Verwendung des obenerwähnten
Fehlersteuersignals und sendet dann die korrigierten Daten zum Daten-Ausgabeanschluß. Falls
z. B. das Korrektursteuersignal 1 ist, was anzeigt, daß es einen
Fehler gibt, und falls das Signal von der Verzögerungsschaltung 281a 1 ist,
führt die
Schaltung eine Exklusiv-ODER-Verknüpfung an ihnen aus, um die
korrigierten Daten als 0 auszugeben; falls das Korrektursteuersignal 1 ist
und falls das Signal von der Verzögerungsschaltung 281a 0 ist,
gibt die Schaltung 0 aus. Falls andererseits das Korrektursteuersignal 0 ist,
was anzeigt, daß es
keinen Fehler gibt, und falls das Signal von der Verzögerungsschaltung 281a
1 ist, gibt die Schaltung 1 aus; falls das Signal
von der Verzögerungsschaltung 281a 0 ist,
gibt die Schaltung 0 aus. Die Parallel/Seriell-Umsetzungsschaltung 289 setzt
die von den Fehlerkorrektur-Decodierern 281–288 gesendeten korrigierten
Daten in serielle Daten für
die Ausgabe um.
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Das Folgende erklärt den Betrieb der in 1 gezeigten Schaltungen: der Fehlerkorrektur-Codierungsschaltung 20 und
der Fehlerkorrektur-Decodierungsschaltung 25, die den parallelen verkürzten Hamming-Code
verwenden. In der folgenden Erörterung
wird für
die AU-4-Xc- (2 ≤ X ≤ 16) oder
X AU-4- (2 ≤ X ≤ 16) Signale
N = 4 und X = 4 angenommen.
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Sowohl die AU-4-4c- als auch die
vier AU-4-Signale besitzen jedes 75456 Bits (= {261 × 4 × 9 × 8} + {9 × 4 × 8}) in
einem Rahmen. Dieses Signal wird zum Sendesignal-Eingabeanschluß 21 gesendet
und durch die Seriell/Parallel-Umsetzungsschaltung 22 in parallele
8-Bit-Signale umgesetzt. Es gibt 9432 (= {261 × 4 × 9 × 8} + {9 × 8}/8) parallele 8-Bit-Signale
in einem Rahmen, wobei diese für
die Fehlerkorrektur verwendet werden.
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Im allgemeinen muß der für die Ein-Bit-Fehlerkorrektur
verwendete verkürzte
{n, k}-Hamming-Code die folgende Formel (1) erfüllen: 2(n – k) ≥ n + 1, (1) wobei n die
Länge (die
Blockgröße) des
Codewortes ist, das die Bitdaten, für die die Fehlerkorrektur-Codierung
ausgeführt
wird, und die für
die Fehlerkorrektur-Codierung
verwendeten Prüfbits
enthält, während k
die Lange der Bitdaten ist, die codiert werden. n – k ist
die Anzahl der für
die Fehlerkorrektur-Codierung verwendeten Prüfbits. Aus der Formel (1) ist
die Anzahl der für
die parallele 8-Bit-Fehlerkorrektur-Codierung verwendeten Prüfbits 14.
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Für
das erste Bit teilt der Fehlerkorrektur-Codierer 231 das
einen empfangenen Datenstrom repräsentierende Polynom durch die
folgende Formel (2). X14 + X10 + X6 + X + 1, (2) um den
Rest als den Wert des Prüfbits
zu berechnen, und sendet es zum Prüfbit-Ausgabeanschluß 1.
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Für
das zweite bis achte Bit berechnen die Fehlerkorrektur-Codierer 232–238 die
Werte der Prüfbits ähnlich aus
dem Polynom des Datenstroms und senden die Ergebnisse zu den Prüfbit-Ausgabeanschlüssen 2–8.
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Der verkürzte {n, k} = {9446, 9432}-Hamming-Code
wird für
jedes Bit ausgeführt,
indem diese Prüfbits
in die undefinierte Bytes des MSOH eingesetzt werden. n – k = 14
ist die Anzahl der Prüfbits. Deshalb
können
die AU-4-4c- und 4 AU-4-Signale durch
14 Bytes der Prüfbits
codiert werden.
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Das Folgende erklärt die Fehlerkorrektur-Decodierungsoperation.
Die vierzehn Bytes der Prüfbits und
die AU-4-4c- oder 4 AU-4-Signale werden zur Fehlerkorrektur-Decodierungsschaltung 25 gesendet und
dann durch die Fehlerkorrektur-Codierungsschaltung 20 und
die Serielle/Parallel-Umsetzungsschaltung 27 in 8 parallele
Signale umgesetzt.
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Für
jedes der 8 parallelen Bits berechnen die Fehlerkorrektur-Decodierer 281–288 das
Syndrom unter Verwendung der 14 Prüfbits und der empfangenen Daten
und senden die Berechnungsergebnisse für die Fehlerkorrektur von jedem
Bit an die Syndrom-Ausgabeanschlüsse 1–8.
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Wie oben beschrieben ist, verringert
die erste Ausführungsform
gemäß der vorliegenden
Erfindung, wenn der parallele verkürzte Hamming-Code für AU-4-Xc
(2 ≤ X ≤ 16) oder
X AU-4(2 ≤ X ≤ 16) des STM-N-Signals
verwendet wird, die Anzahl der Prüfbits durch die Verwendung
des verkürzten
Hamming-Codes für
jedes Bit der 8 parallelen Bits für eine Einheit des AU-4-Xc
oder AU-4 × X
auf einmal.
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5 vergleicht
die Anzahl der von der Ausführungsform
gemäß der vorliegenden
Erfindung benötigten
Prüfbits
mit der vom herkömmlichen
Verfahren benötigten.
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Für
die AU-4-4c- oder 4 AU-4-Signale werden z. B. 48 Bytes der Prüfbits vom
herkömmlichen Verfahren
benötigt,
während
von der erste Ausführungsform
14 Bytes benötigt
werden.
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Selbst wenn der Wert von N in STM-N
größer wird,
kann diese Ausführungsform
die Korrektur der Übertragungsfehler
mit einer äußerst kleinen
Anzahl von Prüfbits
(Fehlerkorrekturcode) ausführen.
Deshalb ist diese Ausführungsform
für ein
SDH-Faseroptik-Übertragungssystem
ideal, das die Hochgeschwindigkeits-Datenübertragung sicherstellt.
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<Die zweite Ausführungsform>
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Die zweite Ausführungsform führt die
Fehlerkorrekturfunktion an AU-4-Xc oder X × AU-4 des STM-N-Signals unter
der Verwendung des seriellen verkürzten Hamming-Code aus. Um
dies zu tun, schafft sie anstatt Codierungs- und Decodierungsschaltungen,
die eine Einheit aus AU-4 auf einmal codieren und decodieren, wie
im herkömmlichen
Verfahren, Codierer und Decodierer, um eine Einheit aus AU-4-Xc
oder X × AU-4
auf einmal zu codieren oder zu decodieren.
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6(a) ist
eine Darstellung, die den Fehlerkorrektur-Codierer 30 zeigt,
der den seriellen verkürzten
Hamming-Code verwendet, während 6(b) eine Darstellung ist, die den Fehlerkorrektur-Decodierer 33 zeigt,
der den seriellen verkürzten Hamming-Code
verwendet. Der Fehlerkorrektur-Codierer 30 führt die
verkürzte
{n, k}-Hamming-Codierung an AU-4-Xc (2 ≤ X ≤ 16) des STM-N-Signals aus, in
das keine Prüfbits
eingefügt
sind, um die Ein-Bit-Fehlerkorrektur auszuführen, wobei er die erzeugten
Prüfbits
zum Prüfbit-Ausgabeanschluß sendet.
Es wird angemerkt, daß in
dieser Ausführungsform
N = 4 und X = 4 angenommen wird. Der Fehlerkorrektur-Decodierer 33 erfaßt eine
Fehlerbitposition im STN-N-Signal, in das Prüfbits eingefügt sind,
korrigiert das Signal an der Bitposition und gibt das korrigierte
Ergebnis zum Syndrom-Ausgabeanschluß aus.
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7 ist
eine ausführliche
funktionale Darstellung der Konfiguration des Fehlerkorrektur-Codierers 30,
der den seriellen verkürzten
Hamming-Code verwendet. Wie in F g. 7 gezeigt ist, enthält der Fehlerkorrektur-Codierer 30,
der den seriellen verkürzten
Hamming-Code verwendet, die Prüfbit-Erzeugungsschaltung 30a und
die Prüfbit-Einfügeschaltung 30b.
Die Prüfbit-Erzeugungsschaltung 30a enthält die D-Flipflop-Schaltungen DF41–DF57 und
die Exklusiv-ODER-Schaltungen
Ex21–Ex22, um eine Erzeugungsschaltung
für zyklische
Codes zu bilden.
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Die Prüfbit-Erzeugungsschaltung 30a erzeugt
die verkürzten
{n, k}-Hamming-Codes C1–C17 für die Ein-Bit-Fehlerkorrektur
von einem am Sendesignal-Eingabeanschluß empfangenen STM-N-Signal
und sendet die resultierenden Codes zu Prüfbit-Einfügeschaltung 30b. Die
Prüfbit-Einfügeschaltung 30b fügt dann
die Prüfbits C1–C17 in
die freien Bitpositionen (2) im Abschnitt
Overhead des STM-N-Signals ein und sendet die resultierenden Daten
(mit den Prüfbits)
zum Ausgabeanschluß.
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8 ist
eine Darstellung, die die funktionale Konfiguration des Fehlerkorrektur-Decodierers 33 zeigt,
der den seriellen verkürzten
Hamming-Code verwendet. In 8 enthält der Fehlerkorrektur-Decodierer 33 die
Verzögerungsschaltung 33a,
die Syndrombit-Erzeugungsschaltung 33b, die Fehlerbitpositions-Erfassungsschaltung 33c und
die Fehlerkorrekturschaltung 33d. Die Syndrombit-Erzeugungsschaltung 33b enthält die D-Flipflop-Schaltungen DF61–DF77 und
die Exklusiv-ODER-Schaltungen Ex31–Ex39.
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Die Verzögerungsschaltung 33a verzögert das
am Empfangsdaten-Eingabeanschluß empfangene
STM-N-Signal um die Zeitperiode, die zu einem Rahmen der Informationsbits äquivalent
ist, und sendet das resultierende Signal zur Fehlerkorrekturschaltung 33d.
Die Syndrombit-Erzeugungsschaltung 33b berechnet das Syndrom
des am Empfangsdaten-Eingabeanschluß empfangenen STM-N-Signals
und sendet die Syndrombits S1 bis S17 zur Fehlerbitpositions-Erfassungsschaltung 33c.
Die Fehlerbitpositions-Erfassungsschaltung 33c erfaßt dann basierend
auf den Syndrombits S1–S17 eine
Fehlerbitposition, erzeugt das Fehlersteuersignal und sendet es
zur Fehlerkorrekturschaltung 33d.
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Die Fehlerkorrekturschaltung 33d korrigiert das
Fehlersignal des durch die Verzögerungsschaltung 33a verzögerten STM-N-Signals
unter Verwendung des obenerwähnten
Fehlersteuersignals und sendet dann die korrigierten Daten zum Daten-Ausgabeanschluß. Falls
z. B. das Korrektursteuersignal 1 ist, was anzeigt, daß es einen
Fehler gibt, und falls das Signal von der Verzögerungsschaltung, 33a 1 ist, führt die
Schaltung eine Exklusiv-ODER-Verknüpfung an ihnen aus, um die
korrigierten Daten als 0 auszugeben; falls das Korrektursteuersignal 1 ist
und falls das Signal von der Verzögerungsschaltung 33a 0 ist,
gibt die Schaltung 0 aus. Falls andererseits das Korrektursteuersignal 0 ist,
was anzeigt, daß es
keinen Fehler gibt, und falls das Signal von der Verzögerungsschaltung 33a 1 ist,
gibt die Schaltung 1 aus; falls das Signal von der Verzögerungsschaltung 33a 0 ist,
gibt die Schaltung 0 aus.
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Das Folgende erklärt den Betrieb der Fehlerkorrektur-Codierungs/Decodierungs-Operation unter Verwendung
des seriellen verkürzten
Hamming-Code gemäß der zweiten
Ausführungsform.
In der folgenden Erörterung
wird für
die AU-4-Xc (2 < X < 16) des STM-N-Signals
N = 4 und X = 4 angenommen. Sowohl die AU-4-4c- als auch die vier
AU-4-Signale besitzen jedes 75456 Bits (= {261 × 4 × 9 × 8} + {9 × 4 × 8}) in einem Rahmen.
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Dieses Signal wird für die Codierung
zum Sendesignal-Eingabeanschluß 31 gesendet.
Im allgemeinen sind 17 Bits für
den verkürzten
{n, k}-Hamming-Code erforderlich, wie durch die obige Formel (1)
berechnet wird. Der Fehlerkorrektur-Codierer 30 dividiert das einen
empfangenen Datenstrom repräsentierende
Polynom durch die folgende Formel (3). X17 + X3 + 1, (3)
um den Rest als den Wert des Prüfbits
zu berechnen, wobei er es zum Prüfbit-Ausgabeanschluß 32 sendet.
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Der verkürzte {75473, 75456}-Hamming-Code
wird durch das Einfügen
dieser Prüfbits
in die undefinierten Bytes des MSOH ausgeführt. Weil die Daten im STM-N-Signal
jedoch in 8-Bit-Bytes dargestellt sind, ist die Anzahl der in den
MSOH im SOH für
die Fehlerkorrektur-Codierung eingefügten Prüfbits zu 3 Bytes äquivalent.
Im Ergebnis können
ein AU-4-Xc- oder vier AU-4-Signale durch 3 Byte Prüfbits codiert werden.
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Das Folgende erklärt die Fehlerkorrektur-Decodierungsoperation.
Die drei Bytes der Prüfbits
und die AU-4-4c- oder 4 AU-4-Signale werden zum Empfangssignal-Eingabeanschluß 34 gesendet.
Der Fehlerkorrektur-Decodierer berechnet das Syndrom unter Verwendung
der 3 Bytes der Prüfbits
und der empfangenen Daten und sendet die Berechnungsergebnisse für die Fehlerkorrektur-Decodierung
zum Syndrom-Ausgabeanschluß 35.
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Die obigen Ausführungsformen verwenden den
{n, k}-Hamming-Code nur für
die Ein-Bit-Fehlerkorrektur. Es ist außerdem die Zwei-Bit-Fehlerkorrektur
oder die Fehlerkorrektur mit mehreren Bits möglich. Ein Code für zufällige Fehler,
Büschelfehler
oder Bytefehler sollte z. B. verwendet werden. Außerdem sollte
der Blockcode oder der Faltungscode verwendet werden. Der Blockcode
enthält
nicht nur den Hamming-Code, sondern den erweiterten Hamming-Code,
den BCH-Code, den
Fire-Code, den Kou-Code und den Reed-Solomon-Code. Der Faltungscode
enthält
die Viterbi-Decodierung, die sequentielle Decodierung, den selbstorthogonalen
Code, den Iwadare-Code und den Hagalbarger-Code.
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Ferner können die erzeugten Prüfbits in
irgendwelche Positionen im Abschnitt Overhead mit Ausnahme des Pointer-Bereichs
eingefügt
werden. Vorzugsweise sollten sie in die in 2 gezeigten unbenutzten
Bereiche eingefügt
werden.
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Wie oben beschrieben worden ist,
ist es eine Aufgabe der vorliegenden Erfindung, ein Fehlerkorrektur-Codierungs-
und -Decodierungs-Verfahren zu schaffen, um das STM-N-Signal, das
mehrere multiplexierte administrative Einheiten enthält, mit
mehreren administrativen Einheiten auf einmal zu codieren oder zu
decodieren. Dieses Verfahren unterstützt die Korrektur der Übertragungsfehler
durch das einfache Erzeugen einer äußerst kleinen Anzahl von Fehlerkorrekturcodes,
selbst wenn der Wert von N in STM-N groß wird.