JPH06148292A - 半導体集積回路のテスト回路付加装置 - Google Patents

Abstract

(57)【要約】 【目的】 自動的に、効率の良い、半導体集積回路のテ
スト回路付加装置を提供する。 【構成】 テストパターンによる故障シミュレーション
により半導体集積回路の故障検出を行うとともに、半導
体集積回路内に排他的論理和によるテスト回路を挿入す
るようにした半導体集積回路テスト装置であって、半導
体集積回路の故障シミュレーションを行う故障シミュレ
ーション処理手段と、回路内の未検出故障に対し、回路
内に設定された複数の縮退故障の伝搬経路を検索する故
障伝播経路検索処理手段と、検索した故障伝搬経路より
テスト回路挿入位置を抽出するテスト回路挿入位置抽出
処理手段と、抽出したテスト回路挿入位置へテスト回路
を付加するテスト回路付加処理手段とを備えたことを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路における
故障検出率向上用テスト回路の付加装置に関する。

【０００２】

【従来の技術】ＩＣ製造の最終行程としてチップ製造及
びパッケージングの終わったＩＣについて断線、ショー
ト等の製造上の不良を検出するためにＩＣテスタによっ
てＩＣテストを行っている。ＩＣテストとはＩＣを実際
に動作させ、予め期待される出力とＩＣの出力を比較
し、一致していればＩＣは良品とみなされ、一致してい
なければ不良品とし製品の選別を行っている。この時テ
スタでＩＣをどの様に動作させるか、またその時期待さ
れるＩＣの出力値（期待値）等を含んだ信号パターンを
テストパターンと呼んでいる。ＩＣテストは使用するテ
ストパターンによりＩＣの不良発見率（故障検出率）が
異なり、故障検出率の低いテストパターンを使用してＩ
Ｃテストを行った場合不良を含んだＩＣを出荷してしま
うことになる。このため、ＩＣテストを行うテストパタ
ーンの故障検出率は高ければ高いほど良い。

【０００３】テストパターンの故障検出率を調べるため
に行うのが故障シミュレーションと呼ばれる行程であ
る。故障シミュレーションは回路内の一つの信号（ノー
ド）が理論値１に固定されてしまった場合を仮定し（１
縮退故障）、故障を仮定した回路に対してシミュレーシ
ョンを行って期待値比較を行いシミュレーションの結果
が期待値と異なれば仮定した故障はそのパターンによっ
て発見できることになる。一般に仮定される故障は信号
が理論値１に固定される１縮退故障と理論値０に固定さ
れる０縮退故障との２つについて行われる。故障シミュ
レーションは回路内の全ての信号に対し１、０の縮退故
障についてシミュレーションを行わなければならないた
め回路規模が大きくなるほどシミュレーション時間が膨
大になる。また回路規模が大きくなるに従い、高い検出
率を得るためにパターンは膨大になり、さらに検出率を
上げるためにはパターンを追加して行くという方法が取
られている。

【０００４】更に規模の大きな回路ではパターン追加だ
けでは検出率向上がある時点で止まってしまうため、現
在では大規模回路の検出率向上のためにＩＣテスト用の
テスト回路を回路内に組み込んで検出率向上を図ってい
る。この検出率向上の為のテスト回路、及びそのテスト
方式は近年多数の方式が考案されている。一般的なテス
ト回路はデータバスや同期回路の同期用ラッチ等にセレ
クター機能やシフトレジスター機能を持たせ外部からの
テスト用信号により指定した部分の信号を直接外部に出
力し、内部信号が観察できるようにすることによって回
路の故障検出率を向上させている。

【０００５】また検出率向上の一手段として、本出願人
は既に特願平４ー４８２６３号として故障未検出の各信
号値の排他的論理和を取り外部に出力する方法について
出願している。この方法について、図１７〜図２２を参
照して概略説明する。

【０００６】図１７、図１８において論理回路部１３、
２３は半導体集積回路の一部であり、それぞれ同期回路
１１と１２、２１と２２を介して他の論理回路部と接続
され、同期クロック信号１４で同期がとられて入出力が
行われ、他の論理回路部の影響を受けずに信号をシリア
ルに取り出せるようになっている。ここでは論理回路部
１３の論理素子（イ）、（ロ）、論理回路部２３の論理
素子（ハ）は既存の故障検出パターンによる故障シミュ
レーションによっては故障が検出できなかった論理素子
であるものとする。

【０００７】図１７では論理素子（イ）、（ロ）の出力
信号を排他的論理和回路（ニ）を通してテスト信号用同
期回路１５より、また図１８では論理素子（ハ）の出力
信号をテスト信号用同期回路２５よりそれぞれテスト出
力信号１６、２６を外部へ取り出せるようになってい
る。取り出したテスト出力信号１６、２６は、図１９に
示すように、排他的論理和回路２７に入力させてパリテ
ィ検出を行い、テスト用出力信号（期待値）Ｔを得る。

【０００８】既存のテステパターンによる故障シミュレ
ーションの結果、図１７、図１８の論理素子（イ）、
（ロ）、（ハ）の出力が図２０に示すようなものである
とすると、図１９のテスト用出力信号Ｔは図２１に示す
ような波形となる。そこで、図１７の論理素子（イ）に
０縮退故障が設定されたとすると、テスト用出力信号Ｔ
は図２２に示すような結果となり、図２１の結果と異な
るため、仮定した０縮退故障が発見される。このよう
に、論理素子（イ）、（ロ）、（ハ）のどれか一つの端
子の出力が、仮定した０または１縮退故障によるテスト
パターンのストローブ点で仮定前と変化したときは、排
他的論理和回路２７の出力Ｔは、故障仮定前の出力値に
対して必ず反転して出力されるので故障が検出され、既
存パターンで検出されなかった故障でもパリティ検出回
路を付加することにより検出することができる。

【０００９】

【発明が解決すべき課題】上記従来の手法のパターンを
追加していく方法においては、未検出故障を検出するパ
ターンを作成するには対象となる回路を熟知した設計者
により多大な時間を要し、しかも、大きな回路になると
結局検出不可能な故障が多く残る場合がある。

【００１０】またセレクト機能を持ったラッチ回路を追
加するテスト回路は回路設計時からテストを考慮して設
計しなければならないことや、本来そのＩＣに必要とす
る以外の機能を大量に含み外部の端子も多くなる場合が
ある。またテスト回路を挿入後でもなお検出率が上がら
なく、更にテスト回路を追加する場合には全体の回路設
計もしくはテスト設計を考え直す必要があっった。

【００１１】また、テスト回路として故障未検出の信号
に対して排他的論理和を取り外部に出力して故障未検出
率を向上する方法においては、全ての未検出信号に対し
て排他的論理和をとることになって冗長を多く含み、テ
スト回路を付加しても故障が検出できない場合もでてく
る。また回路規模が大きくなるに従い数量的に人手によ
るテスト回路付加が不可能になってくる。

【００１２】本発明は上記課題を解決するためのもの
で、自動的に、効率の良い、半導体集積回路のテスト回
路付加装置を提供する事を目的とする。

【００１３】

【課題を解決するための手段】図１は本発明のテスト回
路付加装置の全体構成を示す図、図２はテスト回路付加
装置の処理内容を示す機能ブロック図である。図中、１
はテスト回路付加演算処理装置、２はメモリ、２ａはテ
スト回路データ、２ｂはテストパターン、２ｃは故障伝
播条件データ、２ｄは処理プログラム、２ｅは検索デー
タ、４は故障シミュレーション処理部、５は故障伝播経
路検索処理部、６はテスト回路挿入位置抽出処理部、７
はテスト回路付加処理部である。図において、コンピュ
ータ等から構成されるテスト回路付加演算処理装置１
は、メモリ２に記憶されている処理プログラム２ｄによ
り、テストパターン２ｂを用いて半導体集積回路等の被
検査回路３に対して故障シミュレーションによる故障検
出を行う。次いで、故障シミュレーションにより検出で
きなかった故障については、回路内に０、１縮退故障を
設定し、故障シミュレーション中のすべての時間での信
号線の論理値を抽出し、回路素子の論理動作をもとに信
号伝播経路を探索し、故障伝播条件データ２ｃを基にし
て故障がどのように伝播するかを検索し、結果を検索デ
ータ２ｅとして保存する。次いで、検索データ２ｅを基
にして図１７〜図２２で説明したようなテスト回路の挿
入に最適な位置を抽出し（詳細は後述）、抽出された位
置にテスト回路を付加して故障の検出を行う。この処理
手順は、図２に示すように、故障シミュレーション処理
→故障伝播経路検索処理→テスト回路挿入位置抽出処理
→テスト回路付加処理となる。なお、テスト回路の付加
処理は、抽出された挿入位置に信号のタイミング条件を
考慮して行う。

【００１４】

【作用】本発明は、テストパターンによる故障シミュレ
ーションで得られた回路状態をもとに、複数の未検出故
障の伝搬経路を検索し、検索された回路から、最適なテ
スト回路挿入位置を検出し、検出された信号に対しタイ
ミイングを考慮しつつ、パリティチェックを行うテスト
回路を付加することにより、自動的に、効率良くテスト
回路を最適位置に挿入して既存のテストパターンによる
故障シミュレーションで発見できなかった故障を検出す
ることが可能となる。

【００１５】

【実施例】次に、図３〜図１６を参照して本発明の実施
例を説明する。図３は本発明を適用する回路の一部を示
す図、図４はＡＮＤ素子の入力ピンに定義された縮退故
障の出力ピンへの伝搬条件を説明する図である。図中、
３１は未検出の１縮退故障が生じたピン、３２、３３は
未検出の０縮退故障が生じたピン、３４，３５，３６は
信号線である。

【００１６】図４はＡＮＤ素子の入力ピンに定義された
縮退故障について、故障が素子の出力ピンに伝搬する条
件を示しており、ここでは、論理素子の入力に定義され
た故障により出力の値が正常の動作時と異なった場合に
故障が伝搬すると呼ぶことにする。例えば、１縮退故障
は、図４（ａ）に示すようにＡＮＤ素子の入力が０，１
であるときに０入力に対して生じたときに伝播し、０縮
退故障は、図４（ｂ）に示すようにＡＮＤ素子の入力が
１，１であるときに生じた場合伝播する。他の論理素子
についても、同様に入力ピンに定義された故障の伝搬条
件を設定することができる。

【００１７】図３の回路を含む回路全体に対しテストパ
ターンによる故障シミュレーションを行い、適当なシミ
ュレーション時間に回路内の各信号の論理値の状態が図
５に示すものであったと仮定する。ここで各素子の入力
ピンについている０、１がその信号の論理値を示してい
る。このときのピン３１に定義された１縮退故障の伝搬
は、次のようになる。

【００１８】素子４０は出力が論理値０から論理値１へ
変化するため故障は伝搬する。素子４１は素子４０の出
力が変化しても、他方の入力が０で出力値が変化しない
ため伝搬されない。素子４３は、素子４０の出力が論理
値０から論理値１へ変化する結果、出力が論理値１から
０へ変化するため伝搬する。素子４４についても、素子
４３の出力が論理値１から論理値０へ変化する結果、出
力が論理値１から０へ変化するため同様に故障は伝搬す
るが、素子４５は素子４４の出力が変化しても出力は変
化しないため、ここでこの故障の伝搬は終わる。

【００１９】これを有向グラフに書いたものを図６に示
す。図６において、小円５１はこの回路の入力ピンを表
し、各大円は各論理素子４０〜４６を示しており、斜線
を付した論理素子は、前述したように出力ピンまで故障
が伝搬している論理素子であり、その他は故障の伝搬し
ない論理素子である。この例では回路の一部だけを見て
いるので、入力ピン５１はグラフを見やすくするための
もので特に意味はなく、実際はその前にある論理素子が
つながっている。なお、図５の入力ピン３２、３３に設
定された０縮退故障はそれぞれ論理素子４２、４１を伝
搬出来ない。このように、故障シミュレーションで得ら
れる論理状態に対して図４に示すような論理条件を適用
してテスト回路付加演算処理装置１で検索し、有向グラ
フにより各縮退故障に対して故障伝搬状態を保存してお
き、さらに故障が伝搬する回路状態があった場合は伝搬
経路を追加して保存していく。

【００２０】ここでシミュレーションをさらに進め次の
適当なシミュレーション時間での回路の状態が図７に示
すような論理値になっていたとき、伝搬する故障はピン
３２に定義された０縮退故障だけで、このときの伝搬状
態は図８に示すようになる。他の故障の伝搬状態は変更
されない。

【００２１】この後、最後までシミュレーションを続け
て、各縮退故障の伝搬を調べても図３のピン３３に生じ
た０縮退故障の伝搬が観測されなかった時はこのテスト
パターンではテスト回路を付加してもピン３３に生じた
０縮退故障を検出できないことになる。このような場合
は、ピン３３の０縮退故障にテスト回路を付加しても故
障は検出されないためテスト回路付加は行われない。

【００２２】また、あるシミュレーション時間に図９に
示すような論理状態があったとすると、このとき故障が
伝搬するのはピン３３に生じた０縮退故障だけであり、
その伝搬状態は図１０に示すようになっている。

【００２３】テストパターンの最後まで適当な時間毎に
上記の故障について伝搬状態を検索し、その結果が図
６、図８、図１０の様になっていたとき、ピン３１に生
じた１縮退故障とピン３２に生じた０縮退故障は、有向
グラフが同一論理素子４５まで伝搬しているのでテスト
回路を共有できることになり、テスト回路付加位置とし
て図３の信号線３４が選ばれる。またピン３３に生じた
０縮退故障は、他の故障と伝搬が一致していないために
テスト回路を他の縮退故障と共有することはできない。
このように故障の伝播状態を監視していくことにより、
テスト回路を共有できる位置をチェックし、共有できる
位置があればそこにテスト回路を挿入し、ピン３３に生
じた０縮退故障のようなテスト回路を共有できる位置の
ない故障の場合には、図３の信号線３５がテスト回路付
加位置として選ばれる。

【００２４】その結果、本発明によりテスト回路を付加
される回路は、図１１に示すようになる。ここで使用す
るテスト回路は、図１７〜図２２で説明したテスト回路
を使用する。図１１において、６３は回路の他の部分か
ら同様に取り出されたテスト用信号であり、６４は他の
排他論理和を使ったテスト回路か、同期回路、または外
部出力端子に出力される。６１は本発明により抽出され
た信号に付加された排他的論理和からなるテスト回路で
あり、６２は他のテスト回路、もしくは本発明により回
路内の他の部分から抽出された信号との排他論理和を取
るためのテスト回路である。図１７〜図２２で説明した
ように、信号６４が期待値に対して反転するか否かで故
障を検出することができる。

【００２５】また、図３の回路において、テストパター
ンによる故障シミュレーションで、図１２に示すような
論理状態が存在するとすると、各縮退故障の伝搬状態は
図１のピン３１に生じた１縮退故障は図１３、ピン３２
に生じた０縮退故障は図１４、ピン３３に生じた０縮退
故障は図１５のようになり、論理素子４５の出力に全て
の故障は伝搬するので、テスト回路付加位置として図１
の信号線３６が選ばれ、テスト回路を付加した回路は図
１６に示すようになる。

【００２６】テスト回路の付加手順について説明する
と、図１７〜図２２で説明したような同期回路を考え
る。まず上記の例で検出されたテスト回路付加に最適な
信号線に対し、指定されたタイミング信号（クロック
等）からの遅延を計算する。この計算された遅延により
タイミング的に余裕のある場合は、他のタイミング的に
余裕のある信号と排他論理和をとるテスト回路を挿入
し、テスト信号を作成する。さらに余裕のある場合は、
他のテスト用に抽出された信号、または他に付加された
テスト回路からの信号との排他的論理和によるテスト回
路を挿入する。同様の操作を繰り返し、信号の遅延がタ
イミング信号に近づいた時点で、同期回路かを付加し、
抽出された信号のテスト回路出力を入力しタイミング制
御を行う。このようにして作成された信号を外部に１つ
もしくはそれ以上の外部端子に出力しテスト信号とす
る。これらの処理は、前述した図１のテスト回路付加処
理装置１により自動的に行われる。

【００２７】このように、テストパターンによるシミュ
レーションを行いシミュレーション時間内の適当な時間
での縮退故障の伝搬を調べ、各故障の伝搬の状態のグラ
フの交わりを調べる事により最適なテスト用回路を自動
的に付加する事ができる。

【００２８】

【発明の効果】本発明によれば、既存のテストパターン
による回路動作から排他論理和によるテスト回路を最適
な位置に自動的に付加することによりテストパターンの
追加を行わずに集積回路の故障検出率を上げることがで
きるようになる。

【図面の簡単な説明】

【図１】 本発明のテスト回路付加装置の全体構成を示
す図である。

【図２】 テスト回路付加装置の処理内容を示す機能ブ
ロック図である。

【図３】 本発明を適用する半導体集積回路図の一部を
示す図である。

【図４】 ＡＮＤ回路の入力ピンに設定された故障が出
力ピンに伝搬する条件を説明する図である。

【図５】 既存テストパターンによる論理シミュレーシ
ョン中の適当な時間での各信号線上の論理値を説明する
図である。

【図６】 図５の状態時の故障の伝播状態を有向グラフ
で示す図である。

【図７】 既存テストパターンによる論理シミュレーシ
ョン中の適当な時間での各信号線上の論理値を説明する
図である。

【図８】 図７の状態時の故障の伝播状態を有向グラフ
で示す図である。

【図９】 既存テストパターンによる論理シミュレーシ
ョン中の適当な時間での各信号線上の論理値を説明する
図である。

【図１０】 図９の状態時の故障の伝播状態を有向グラ
フで示す図である。

【図１１】 図６、図８、図１０より本発明を用いたテ
スト回路付加後の回路図を示す図である。

【図１２】 別の回路状態を示す図である。

【図１３】 図１２の状態の時の故障１１の伝播状態を
有向グラフで示す図である。

【図１４】 図１２の状態の時の故障１２の伝播状態を
有向グラフで示す図である。

【図１５】 図１２の状態の時の故障１３の伝播状態を
有向グラフで示す図である。

【図１６】 図１３、図１４、図１５の時、本発明を適
用した時のテスト回路付加後の回路図である。

【図１７】 排他論理和回路からなるテスト回路を付加
した半導体集積回路を示す図である。

【図１８】 排他論理和回路からなるテスト回路を付加
した半導体集積回路を示す図である。

【図１９】 図１７、図１８の上位でパリティをとるよ
うにした回路図である。

【図２０】 既存のテストパターンでの正常時の出力端
子のシミュレーション結果の一部を示す図である。

【図２１】 テスト回路付加後の既存のテストパターン
での正常時の出力端子のシミュレーション結果の一部を
示す図である。

【図２２】 ０固定故障が設定された場合のシミュレー
ション結果を示す図である。

【符合の説明】

１…テスト回路付加演算処理装置、２…メモリ、２ａ…
テスト回路データ、２ｂ…テストパターン、２ｃ…故障
伝播条件データ、２ｄ…処理プログラム、２ｅ…検索デ
ータ、４…故障シミュレーション処理部、５…故障伝播
経路検索処理部、６…テスト回路挿入位置抽出処理部、
７…テスト回路付加処理部、３１、３２、３３…未検出
縮退故障、３４、３５、３６…信号線、４０、４１、４
２、４３、４４、４５、４６…回路素子、６１、６２、
７１…付加されたテスト回路素子（排他論理和素子）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 テストパターンによる故障シミュレーシ
   ョンにより半導体集積回路の故障検出を行うとともに、
   半導体集積回路内に排他的論理和によるテスト回路を挿
   入するようにした半導体集積回路テスト装置であって、 半導体集積回路の故障シミュレーションを行う故障シミ
   ュレーション処理手段と、回路内の未検出故障に対し、
   回路内に設定された複数の縮退故障の伝搬経路を検索す
   る故障伝播経路検索処理手段と、検索した故障伝搬経路
   よりテスト回路挿入位置を抽出するテスト回路挿入位置
   抽出処理手段と、抽出したテスト回路挿入位置へテスト
   回路を付加するテスト回路付加処理手段とを備えたこと
   を特徴とする半導体集積回路のテスト回路付加装置。
2. 【請求項２】 請求項１記載の装置において、故障伝播
   経路検索処理手段は、論理シミュレーション中のある時
   間での信号線の論理値を抽出し、故障条件を基に故障伝
   播経路を探索することを特徴とする半導体集積回路のテ
   スト回路付加装置。
3. 【請求項３】 請求項２記載の装置において、故障伝播
   経路探索により、複数の故障に対する各故障伝播経路中
   に共通の回路素子が存在するとき、該回路素子出力端に
   テスト回路が付加されることを特徴とする半導体集積回
   路のテスト回路付加装置。
4. 【請求項４】 請求項１記載の装置において、テスト回
   路付加処理手段は、抽出された挿入位置に信号のタイミ
   ング条件を考慮して排他論理和回路及びタイミング制御
   回路からなるテスト回路を挿入することを特徴とする半
   導体集積回路のテスト回路付加装置。