JP3278153B2 - 試験回路及び方法 - Google Patents

試験回路及び方法

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Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的に集積回路の分野、更に具体的に云
えば、プログラマブル論理装置を試験する回路と方法に
関する。
従来の技術及び課題 プログラマブル論理回路が一層基本的で融通性である
ものになるにつれて、出荷の前に製品を試験する手段は
一層融通性のあるものにする必要がある。プログラマブ
ル・アレイ論理（PAL）装置はカスタマ（Customer）に
よってプログラムされる。然し、出荷の前に、装置のAC
/DC/機能性能を検証することが必要である。PALはプロ
グラムしなければ機能を持たないから、カスタマが或る
仕様に合格する製品だけを受取る様に保証する為には、
特別の試験の特徴を付加えることが必要である。
従来の試験回路の方法では、PAL装置の特定の特徴を
試験する限られた能力しか得られなかった。試験の特徴
は固定で限られており、更に目新しい又は包括的な試験
の必要が生じた場合、設計変更をしなければ、試験をす
ることができなかった。更に、従来の試験回路は必ずし
も、カスタマと同じ回路を使うものではない。
PAL装置に試験能力を追加する従来の努力としては、
余分の入力線、並びに特定の入力条件のもとでの余分の
積項を使うものがある。余分の入力線を「アンド」アレ
イを介して感知し、余分の積項を「オア」ゲートに多重
化する。こう云う特徴により、悉くの積項に対する積の
和の機能性を判定する他に、悉くの入力線及び積項に対
するプログラミング回路を検証することができる。こう
云う特徴は、装置のAC性能を試験する為にも使われてき
た。
この試験方法には幾つかの欠点がある。全ての入力及
びフィードバック・バッファを完全に試験することがで
きない。こう云う種類の試験は、必ずしも実際の装置の
性能と良好な相関を持たず、考えられる全ての出力又は
出力形式を試験するものではない。試験に使われる通路
は、カスタマに対して保証すべき装置の実際の動作通路
ではない。その為、結果を回路の内部遅延に相関するこ
とが問題点となり、「遅い」装置が承認されると云う正
しくないことが起り得る。更に、非同期的なリセット及
び同期的なプリセット機能は、試験ができるとしても、
完全には試験されない。
プログラムされていないPAL装置の性能を試験する別
の方法は、装置の或る特徴を不作動にし、強制的に装置
の或る状態を作り出す様な特別の設定状態を使う。この
方式は、テキサス・インスツルメンツ・インコーポレー
テッド社によって製造されるTICPAL16XX装置に使われて
いる。特別の設定条件で、装置が試験モードに入る。試
験モードでは、全ての虚偽入力バッファ及び真及び虚偽
フィードバック・バッファが強制的に不作動状態にさ
れ、その時論理的には、プログラマブル・セルにバッフ
ァ・アドレスが全てプログラムされているかの様に見え
る。レジスタ以外の形式の出力では、出力の半分は、強
制的に論理１状態にされた積の和項を持ち、出力付能積
項が試験の為に利用できる。残り半分は出力付能積項を
強制的に論理１状態にし、積の和項が試験の為に利用で
きる。レジスタ形式の出力では、出力付能積項がない。
その為、試験モードでは積の和項が常に試験の為に利用
できる。
この方式の欠点としては次のことが挙げられる。
１）真入力バッファしか試験することができない。
２）レジスタを持たない各々の出力には、或る試験しか
行なうことができない。半分の出力はTplh及びTphlしか
できず、残り半分はTplz及びTpzlしかできない。この
為、Tphz及びTpzhは行なうことができない。
３）実務によると、この方法は、試験結果が示すところ
よりも、数ナノ秒も遅いことのある様な実際の装置の性
能と殆ど或いは全く相関を持たないことが分かった。
その為、装置が実際に使われているかの様に、PAL装
置の機能を試験することができるPAL回路に対する要望
が生じた。
課題を解決する為の手段及び作用 この発明では、従来のPAL試験回路に伴う欠点並びに
問題を実質的になくすか或いは少なくする様な回路を提
供する。
プログラマブル論理装置の機能を試験する回路を提供
する。具体的に云うと、試験ビットを記憶して出力する
レジスタを設けると共に、試験ビットに応答して、論理
装置の素子を強制的に予定の論理状態にする回路を設け
る。
この為、この発明は、装置をプログラミングせずに、
プログラマブル論理装置を完全に試験することができる
と云う技術的な利点がある。
この発明は、以下図面について詳しく説明する所か
ら、更によく理解されよう。図面では、同様な部分には
同じ参照数字を用いている。
実 施 例 この発明の好ましい実施例を第１図乃至第４図と表に
ついて説明するが、図面全体に亘り、対応する部分には
同じ参照数字を用いている。
第１図は全体を参照数字10で示してあるが、従来のPA
L回路の回路図である。図面に示したPAL 10は４つの入
力節及び２つの出力節（こゝでは4V2 PALと云う記号で
表わす）を持っているが、従来並びにこの発明の考え
は、任意の数の入力及び出力節を持つPALに適応するこ
とができる。入力信号I1及びI2が、夫々12,14で示す入
力バッファを介してPAL 10に印加される。特に断わら
ない限り、１つの入力又は出力に関連する回路が各々の
他の入力及び出力にも設けられている。
I1はバッファ16のバッファ作用を受けて、タイミング
信号CLKとしても使われる。入力バッファ12が２つの出
力信号I1真及びI1虚偽を発生するが、これらが論理アレ
イ22の２つの入力線18及び20に印加される。
図示の4V2 PAL 10では、入力信号I1には出力マクロ
セル23が付設されている。全体を24で示す８本の積線の
信号が、26に示したアンド・ゲートで示す様に、入力信
号のアンド作用を表わす。アンド作用を受けた信号が、
その後オア・ゲート28のオア作用を受けて、オア・ゲー
ト28の出力節に積の和項を発生する。同様に、積線30及
び32の信号が、夫々アンド・ゲート34,36で示す様にア
ンド作用を受けて、夫々非同期リセット（‘AR'）及び
同期リセット（‘SP'）を発生する。積線38の信号は、
アンド・ゲート40で示す様に、アンド作用を受けて、出
力付能と云う信号を発生する。
積の和項がレジスタ・マルチプレクサ（MUX）42の一
方の入力に送られると共に、Ｄ形フリップフロップ44の
入力に送られる。フリップフロップ44の非反転出力がレ
ジスタMUX 42の２番目の入力に結合される。フリップ
フロップ44の反転出力がフィードバック・マルチプレク
サ（MUX）46の一方の入力に結合される。
レジスタMUX 42の出力がインバータ48によって反転
される。MUX 42及びインバータ48の出力が、極性MUX
50の２つの入力に夫々結合される。極性MUX 50の出力
が、出力付能信号によって制御される出力バッファ52の
入力に結合される。出力バッファ52の出力が入力／出力
節I/O0を形成すると共に、フィードバックMUX 46の２
番目の入力にもフィードバックされる。フィードバック
MUX 46の出力がフィードバック・バッファ54のバッフ
ァ作用を受け、その結果得られるフィードバック真及び
フィードバック虚偽信号が、論理アレイ22の入力線56,5
8に夫々結合される。
信号P0が論理１であって、極性MUX 50に印加される
と、出力I/O0は高の動作状態である。信号P0が論理論理
０である時、出力I/O0は低の動作状態である。
信号R0が論理１であって、レジスタMUX 42及びフィ
ードバックMUX 40に印加されると、出力I/O0は組合せ
であって、フィードバックがI/O0からくる。信号R0が論
理０である時、出力I/O0はレジスタによって制御され、
フィードバックがレジスタからくる。
入力／出力節I/O1に対する出力マクロセル60は、入力
／出力節I/O0と同じ回路を有する。
この発明のプログラム可能な試験の特徴の使い方を理
解する為には、PAL 10を理解することが必要である。P
AL 10の主な特徴は、１）入力及びフィードバック・バ
ッファ12,54の通常の真及び虚偽の通路、２）クロック
・ピンCLKとしての二重の作用を持つ入力ピンI1、３）
非同期リセット及び同期プリセット積項AR及びSP（出力
がレジスタ形式の時だけ作用する）、４）「アンド−オ
ア」論理回路26,28が積の和機能を持ち、プログラム可
能な出力付能の積項を持つ、５）個々に形式を定めるこ
とができる出力I/O0及びI/O1が２つの制御信号によって
決定される。即ちＰが出力の極性を決定する（“0"＝低
の動作状態、“1"＝高の動作状態）。そしてＲがレジス
タ又は組合せ出力を決定する（“0"＝レジスタ出力、
“1"＝組合せ出力）。
論理アレイ22の入力線と積線の交点にあるEPROM/FAMO
Sセル（図面に示してない）が、消去状態にある時、普
通のＮチャンネル形FETの様に作用する。即ち、セルの
ゲートがアドレスされる時（論理１）、装置は「オン」
であり、セルのドレインは論理０である。同様に、セル
のゲートがアドレスされない時（論理０）、FETは導電
せず、セルのドレインは論理１である。セルがプログラ
ムされる時には、何時でもセルの閾値電圧が超高レベル
に移り、FETは通常の動作では決してターンオンせず、
セルのドレインは常に論理１になる。
PAL論理アレイ22では、セルのゲートが、入力線18,2
0,56,58の様な入力線に結合され、セルのドレインが24,
30,38に示す様な積線に結合される。
論理的には、FAMOSセルは入力データから積項へのイ
ンバータとして作用する。更に、FAMOSセルのドレイン
が一緒に結合されているから、任意の線のドレインに論
理０があると、幾つ論理１があっても、それに優先す
る。これがアンド・ゲート26,34,36,40で表わすアンド
機能である。従って、その結果、反転入力データのアン
ド作用が行なわれる。入力データのアンド作用を行なう
所望の結果が、入力バッファ12から出てくるデータを反
転することによって得られる（即ち、入力に論理０が感
知された時、虚偽バッファの出力は論理０であり、真バ
ッファの出力は論理１である。入力に論理１が感知され
た場合、虚偽バッファの出力は論理１であり、真バッフ
ァ出力は論理０である）。
積の和項、出力付能積項、非同期リセット積項、同期
プリセット積項、アーキテクチュア・ビットＰ及びＲ、
及び信号CLKが、出力マクロセル23に対する入力であ
る。
Ｄ形フリップフロップ44はマスタ・スレーブ・フリッ
プフロップである。信号CLKが低（論理０）である時に
は、何時でもスレーブ・データがラッチされ、データが
積の和からフリップフロップ44のマスタ部分に通過す
る。信号CLKが高になると、積の和項からのデータがマ
スタにラッチされ、マスタからスレーブに移る。非同期
リセット信号ARが論理１になる時には、何時でもスレー
ブ・ラッチが直ちに論理０にリセットされる。同期プリ
セット信号SPが、信号CLKの縁より前に、論理１である
時には、何時でも、その実際の状態に関係なく、マスタ
・ラッチは、積の和項が論理１であるかの様にプリセッ
トされる。
出力付能積項38が出力バッファ52を制御する。信号出
力付能が論理１である時、バッファが付能される。この
信号が論理０である時、バッファ52は３状態である。
アーキテクチュア信号Ｐ及びＲが、３つの出力マルチ
プレクサ42,46,50に対する選択入力である。信号Ｐが論
理０である時、出力は低の動作状態である。それが論理
１である時、出力は高の動作状態である。信号Ｒが論理
０である時、出力はフリップフロップ44によって制御さ
れ、フィードバックもフリップフロップからくる。それ
が論理１である時、出力はI/Oフィードバックとの組合
せである。
第２図は従来のPAL 10の入力バッファ12の詳しい回
路図である。入力信号I1がＰチャンネル形FET 64及び
Ｎチャンネル形FET66のゲートに送られる。Ｐチャンネ
ル形FET64のドレイン及びＮチャンネル形FET 66のドレ
インが互いに結合されると共に、２番目の一対のFET 6
8,70がゲートに結合される。２番目のＰチャンネル形FE
T 68のドレイン及び２番目のＮチャンネル形FET 70の
ドレインが互いに結合されると共に、３番目の一対のFE
T 72,74のゲートに結合される。３番目のＰチャンネル
形FET 72のドレイン及び３番目のＮチャンネル形FET
74のドレインが互いに結合され、こうしてできる節が、
積線18に結合されるが、入力バッファ12のI1真信号を発
生する。
Ｐチャンネル形FET 64のドレイン及びＮチャンネル
形FET 66のドレインが互いに結合される節は、４番目
の一対のFET 76,78のゲートにも結合される。４番目の
Ｐチャンネル形FET 76のドレイン及び４番目のＮチャ
ンネル形FET 78のドレインが、互いに結合され、こう
してできる節は、積線20に結合されているが、入力バッ
ファ12のI1虚偽信号を発生する。
Ｐチャンネル形FET 64,68,72,76のソースが電圧源VS
に結合される。Ｎチャンネル形FET 66,70,74,78のソー
スがアースに結合される。
第３図は全体を80で示したこの発明の試験形式レジス
タ回路の回路図である。好ましい実施例では、試験形式
レジスタ82は、希望する各々の試験信号に対する１つの
Ｄ形フリップフロップを有する。第３図は16個の試験信
号TB0−TB15を16個のフリップフロップD0−D15と共に使
うことを示している。積試験の際、シフト・クロック信
号SCLKが付能信号SUB−MODE1を用いてゲートされ、フリ
ップフロップD0−D15のクロック入力に印加される。直
列データ信号SD1も信号SUB−MOME1を用いてゲートさ
れ、フリップフロップD15の入力に印加される。レジス
タ82が一杯になるまで、データ・ビットが直列に入力さ
れてシフトさせられる。その後、SUB−MODE1がレジスタ
82を不作動にし、データが保護される。
試験を開始するには、フリップフロップD0−D15の出
力を、信号TESTを用いてアンド・ゲートG0−G15にゲー
トする。こうして得られる信号TB0−TB15が試験される
論理装置の素子に印加され、強制的に所望の論理形式を
とらせる。
第４図はこの発明の回路を持つPALの回路図で、全体
を88で示してある。従来のバッファ12の場合と同じく、
この発明の入力バッファ89はＰチャンネル形FET 64,6
8,72,76及びＮチャンネル形FET 66,70,74,78を有す
る。信号I1真及びI1虚偽が論理アレイ22の入力線18,20
に夫々印加される。
更に入力バッファ89の真部分がＰチャンネル形FET 9
0Nチャンネル形FET 92及び94、及びインバータ96を有
する。入力バッファ89の虚偽部分が、Ｐチャンネル形FE
T 98、Ｎチャンネル形FET 100,102、及びインバータ1
04を有する。
信号TB12がFET 90,94のゲートとインバータ96に印加
される。FET 90のドレインがFET 72のソースに結合さ
れ、FET92のドレインがFET 74のソースに結合され、イ
ンバータ96の出力がFET 92のゲートに結合される。FET
94のドレインが、信号I1真が発生される節に結合され
る。
同様に、信号TB13がFET 98,102のゲートとインバー
タ104とに印加される。FET 98のドレインがFET 76の
ソースに結合され、FET 100のドレインがFET 78のソ
ースに結合され、インバータ104の出力がFET 100のゲ
ートに結合される。FET102のドレインが、信号I1虚偽が
発生される節に結合される。
Ｐチャンネル形FET 90,98のソースが電圧源VSに結合
され、Ｎチャンネル形FET 92,94,100,102のソースがア
ースに結合される。
この発明の出力マクロセルでは、論理アレイ22の積線
24,30,32,38に結合された代表的なアンド・ゲート26,3
4,36,40がＮチャンネル形FETに結合されて、積線を付能
したり、不作動にしたりする。FET 110のドレインが積
線30に結合され、その出力が信号ARを発生する。FET 1
10のゲートがレジスタ82から試験ビットTB14を受取り、
ソースがアースに結合されている。
FET 112のドレインが、信号出力付能に関係する積線
38に結合される。FET 112のゲートが試験ビットTB8を
受取り、ソースがアースに結合されている。試験ビット
TB8はアンド・ゲート114の反転入力にも送られる。アン
ド・ゲート114の非反転入力が試験ビットTB2を受取る。
アンド・ゲート40,114の出力がオア・ゲート116の入力
に結合され、このオア・ゲートの出力が信号出力付能を
発生する。
各々のFET 118のドレインが積線24に結合される。各
々のゲートがアンド・ゲート120の出力に結合され、各
々のソースがアースに結合される。アンド・ゲート120
の出力がアンド・ゲート122の反転入力にも結合され
る。アンド・ゲート122の非反転入力が試験ビットTB3を
受取り、アンド・ゲート122の出力がオア・ゲート28の
入力に結合される。
アンド・ゲート120の非反転入力が試験付能信号TEST
を受取り、反転入力が試験ビットTB15を受取る。
試験ビットTB15はFET 124のゲートも受取る。FET 1
24のドレインが積線32に結合され、この線が信号SPを発
生する。FET124のソースがアースに結合される。
MUX 126が試験付能信号TESTによって制御される。１
つの入力がレジスタ／組合せ信号Ｒを受取り、他方の入
力が試験ビットTB11を受取る。同様にMUX 128がTESTに
よって制御される。１つの入力が極性信号Ｐを受取り、
他方の入力が試験ビットTB10を受取る。
入力I2に関連した入力バッファ及び出力I/O1に関連す
る積線が、第４図に全体的に参照数字130,132で夫々示
す同様な制御回路に結合されている。入力バッファ130
が試験ビットTB0及びTB1を受取る。出力回路132が信号C
LK及びTESTと、試験ビットTB2,TB3,TB6,TB7,TB9,TB10,T
B11,TB14及びTB15を受取る。
動作について説明すると、特別の試験状態のもとで
は、PAL装置は或る素子が強制的に正しく或る論理状態
にされる。その後、強制されていない素子及びそれに関
係する機能的な通路を、機能性及びAC/DC性能の両方に
ついて試験することができる。特定の状態に強制するも
のとして考えられる素子は次の通りである。
1. 入力及びフィードバック真及び虚偽バッファを強制
的に論理０状態にする。これによって、バッファが表わ
す入力線に結合された全てのFAMOSセルが、積項「アン
ド」ゲートにプログラムされた様に見える。この為、積
の和項、出力付能、AR及びSP積項のトグル動作ができ
る。
2. 全ての出力付能積項を強制的に論理１状態にする。
この強制作用を追加することにより、３状態の出力が結
果と競合することなく、Tpdを試験することができる。
3. 全ての積の和項を強制的に論理１状態にする。この
強制的な機能を追加することにより、積の和項が結果と
競合せずに、Ten/Tdisを試験することができる。
4. 出力マクロセル23,132の形式を強制する。これによ
って、出力の全ての形式を試験することができる。即
ち、実際に論理アレイ22を試験の為の異なる形式にプロ
グラミングせずに、出力に対してTpd及びTsuを試験する
ことができる。
5. AR及びSP機能を強制的に論理０状態にする。こう云
う形式を追加することにより、AR及びSP機能を試験する
ことができる。積項によって競合を生ずることなく、T
suも試験することができる。SP積項が強制的に論理０状
態になっていない時には、何時でも、この機能を試験す
べきであると仮定する。従って、積の和項を強制的に論
理０状態にして、前に述べた３項の強制的な機能を取消
す必要がある。
6. 出力付能積項を強制的に論理０状態にする。出力を
２群に分ける別々に利用し得る２つの強制的な機能があ
る様にすべきである。更に、こう云う機能は、夫々の出
力に対し、上掲の２項に述べた強制的な機能を取消す必
要がある。これによって、２群の間のI/Oフィードバッ
ク試験ができる。
下記の表１は、この発明の１実施例の試験ビットの作
用を示す。試験ビットTB10及びTB11を除外すると、試験
ビットの論理０では、通常の動作が行なわれる。論理１
により、試験ビットが送られるFETがターンオンにな
り、こうして入力をアースし、FETが結合されている素
子を不作動にする。試験形式レジスタ82にデータを正し
く入力することにより、試験技術者は下記の様に装置の
速度パラメータを試験することができる。
1. 悉くのＩ（真及び虚偽通路）から悉くのI/Oへの
Tpd。悉くのI/O（真及び虚偽の通路）から他のI/O（両
方の極性に対する）へのTpd。
2. 悉くの出力（両方の極性に対し）に対するTco。
3. 悉くのＩ（真及び虚偽の通路）から悉くのI/OへのT
su。悉くのI/O（真及び虚偽の通路）から他のI/Oへの
（両方の極性に対する）Tsu。
4. 悉くのＩ（真及び虚偽の通路）から悉くのI/OへのT
en及びTdis。悉くのI/O（真及び虚偽の通路）から他のI
/Oへの（両方の極性に対する）Ten及びTdis。
5. 悉くのＩ（真及び虚偽の通路）から悉くのI/Oへの
（両方の極性に対する）Tpd非同期リセット。
6. 悉くのＩ（真及び虚偽の通路）から悉くのI/OへのT
su同期プリセット。
次に例として、包括的なものではないが、利用し得る
若干の試験をまとめて示す。
入力真通路からI/OへのTen/Tdisを試験するには、試
験形式レジスタは下記の様にロードする。
この形式では、試験すべき入力を除く各々の入力を強
制的に論理１にした後、試験される入力（I1またはI2）
をパルス駆動すると、全ての出力が付能され（入力＝
“1"）、並びに不作動にされる（入力＝“0"）。極性ビ
ットを変えることにより、Tpzh,Tphz,Tpzl及びTplzを測
定することができる。従って、悉くの入力真通路から悉
くのI/OへのTen/Tdisを試験することができる。同様
に、ビットTB0,TB1,TB12,TB13を反転することにより、
虚偽通路を試験することができる。
I/O真通路からI/OへのTen/Tdisを試験するには、形式
試験レジスタは次の様にロードする。
この形式では、I/O1を強制的に論理１又は０にした
後、試験される入力（I/O0）をパルス駆動すると、出力
（I/O1）が付能され（入力＝“1"）、並びに不作動にさ
れる（入力＝“0"）。極性ビットＰを変えることによ
り、Tpzh,Tphz,Tpzl、及びTplzを測定することができ
る。
入力真通路からI/OへのTpd非同期リセットを試験する
には、試験形式レジスタは次の様にロードする。
この形式では、全ての入力を強制的的に論理１にする
と、出力レジスタ44がリセットされる。従って、（試験
される入力は論理０にすべきであるが、それを除いて）
全ての入力を論理１に保ち、装置のクロック動作を行な
うことにより、レジスタ44に論理１がロードされる。そ
の後、試験される入力を“0"から“1"にパルス駆動する
ことにより、入力から出力のARまでのTpdを測定するこ
とができる。極性ビットＰを変えることにより、Tphl及
びTplhを測定することができる。
I/O真通路からI/OへのTpd ARを試験するには、試験
形式レジスタは次の様にロードする。
この形式では、I/O0を強制的に論理１状態にすること
により、出力レジスタ44がリセットされる。従って、I/
O0を論理０状態に保って装置のクロック動作を行なうこ
とにより、レジスタ44に論理１がロードされる。その後
試験される入力を“0"から“1"にパルス駆動することに
より、I/O0からI/O1までのTpd ARを測定することがで
きる。
上に述べたPALのプログラム可能な試験を行なう為の
回路及び方法は、論理アレイ22にあるFAMOSセルをプロ
グラミングせずに、従来可能であったよりも更に融通自
在で大規模な試験を達成する。
この発明を詳しく説明したが、特許請求の範囲に定め
られたこの発明の範囲内で、この実施例に種々の変更を
加えることができることを承知されたい。
この発明は以上の記載に関連して、更に下記の実施態
様を有する。
（１）論理信号に応答する複数個の素子を含むプログラ
マブル論理装置の性能を試験する回路に於いて、複数個
の試験ビットを記憶並びに出力する様に作用し得るレジ
スタと、前記試験ビットに応答して、前記論理装置の素
子を強制的に予定の論理状態にする回路とを有する回
路。
（２）（１）項に記載した回路に於いて、前記レジスタ
に結合されていて、論理装置に印加された制御信号に応
答して、前記強制する回路に試験ビットを出力する様に
作用し得るゲートを有する回路。
（３）（１）項に記載した回路に於いて、１つの素子が
真入力バッファを有し、前記強制する回路が論理装置の
真入力バッファを不作動にする回路を含む回路。
（４）（１）項に記載した回路に於いて、１つの素子が
虚偽入力バッファを有し、前記強制する回路が、論理装
置の虚偽入力バッファを不作動にする回路を含む回路。
（５）（１）項に記載した回路に於いて、１つの素子が
出力を持ち、前記強制する回路が、論理装置の出力を付
能する回路を含む回路。
（６）（１）項に記載した回路に於いて、１つの素子が
積の和項を有し、強制する回路が、論理装置の積の和項
の論理状態を強制的に定める回路を含む回路。
（７）（１）項に記載した回路に於いて、１つの素子が
フィードバック真バッファを有し、前記強制する回路
が、論理装置のフィードバック真バッファを不作動にす
る回路を含む回路。
（８）（１）項に記載した回路に於いて、１つの素子が
フィードバック虚偽バッファを有し、前記強制する回路
が、論理装置のフィードバック虚偽バッファを不作動に
する回路を含む回路。
（９）（１）項に記載した回路に於いて、１つの素子が
I/Oを有し、前記強制する回路が、論理装置のI/Oを不作
動にする回路を含む回路。
（10）（１）項に記載した回路に於いて、１つの素子が
極性スイッチを有し、前記強制する回路が論理装置の極
性スイッチをセット及びクリアする回路を含む回路。
（11）（１）項に記載した回路に於いて、１つの素子が
レジスタ／組合せスイッチを有し、前記強制する回路が
論理装置のレジスタ及び組合せ出力を選択する回路を含
む回路。
（12）（１）項に記載した回路に於いて、１つの素子が
非同期リセット積項を有し、前記強制する回路が、論理
装置の非同期リセット積項を不作動にする回路を含む回
路。
（13）（１）項に記載した回路に於いて、１つの素子が
同期プリセット積項を有し、前記強制する回路が、論理
装置の同期プリセット積項を不作動にする回路を含む回
路。
（14）プログラマブル論理装置の機能を試験する方法に
於いて、レジスタに試験ビットをロードし、前記レジス
タの出力の信号に応答して、論理装置を強制的に或る形
式にする工程を含む方法。
（15）（14）項に記載した方法に於いて、レジスタに付
能信号を印加する工程を含む方法。
（16）（14）項に記載した方法に於いて、ロードする工
程が、付能されたレジスタに試験ビットを直列に入力す
る工程を含む方法。
（17）（14）項に記載した方法に於いて、強制する工程
が、レジスタに試験ビットをラッチし、レジスタの出力
にある試験ビットを試験信号を用いてゲートし、レジス
タの出力からの試験ビットを論理装置の素子に印加する
工程を含む方法。
（18）（17）項に記載した方法に於いて、印加する工程
が、論理装置の素子を強制的に試験ビットによって決定
された論理状態にし、強制されない素子を試験し、その
機能的な通路の機能性及び性能を試験することができる
様にする工程を含む方法。
（19）（18）項に記載した方法に於いて、試験する工程
が、論理装置の積の和項を試験する工程を含む方法。
（20）（18）項に記載した方法に於いて、試験する工程
が、論理装置の悉くの入力端子から論理装置の悉くの入
力／出力端子までのTpdを測定する工程を含む方法。
（21）（18）項に記載した方法に於いて、試験する工程
が論理装置の悉くの出力に対するTsu及びTcoを測定する
工程を含む方法。
（22）（18）項に記載した方法に於いて、試験する工程
が、論理装置の悉くの入力端子から論理装置の悉くの入
力／出力端子までのTsuを測定する工程を含む方法。
（23）（18）項に記載した方法に於いて、試験する工程
が、論理装置の悉くの入力端子から論理装置の悉くの入
力／出力端子までのTen及びTdisを測定する工程を含む
方法。
（24）（18）項に記載した方法に於いて、試験する工程
が、論理装置の悉くの入力／出力端子から論理装置の他
の入力／出力端子までのTen及びTdisを測定する工程を
含む方法。
（25）（18）項に記載した方法に於いて、試験する工程
が、論理装置の悉くの入力端子から論理装置の悉くの入
力／出力端子までの非同期リセットに対するTpdを測定
する工程を含む方法。
（26）（18）項に記載した方法に於いて、試験する工程
が、論理装置の悉くの入力端子から論理装置の悉くの入
力／出力端子までの同期プリセットに対するTsuを測定
する工程を含む方法。
（27）論理信号に応答する複数個の素子と、複数個の試
験信号を記憶並びに出力する様に作用し得るレジスタ
と、試験ビットに応答して、論理装置の素子を予定の論
理状態に構成する回路とを有するログラマブル論理装
置。
（28）（27）項に記載したプログラマブル論理装置に於
いて、前記レジスタに結合されていて、論理装置に印加
された制御信号に応答して試験ビットを前記構成する回
路に出力する様に作用し得るゲートを有するプログラマ
ブル論理装置。
（29）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子が真入力バッファを有し、前記構成す
る回路が、プログラマブル論理装置の真入力バッファを
不作動にする回路を含むプログラマブル論理装置。
（30）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子が虚偽入力バッファを有し、前記構成
する回路が、プログラマブル論理装置の虚偽入力バッフ
ァを不作動にする回路を含むプログラマブル論理装置。
（31）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子が出力を有し、前記構成する回路がプ
ログラマブル論理装置の出力を不作動にする回路を含む
プログラマブル論理装置。
（32）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子が積の和項を有し、前記構成する回路
が、プログラマブル論理装置の積の和項の論理状態を強
制的に定める回路を含むプログラマブル論理装置。
（33）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子がフィードバック真バッファを有し、
前記構成する回路が、プログラマブル論理装置のフィー
ドバック真バッファを不作動にする回路を含むプログラ
マブル論理装置。
（34）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子がフィードバック虚偽バッファを有
し、前記構成する回路が、プログラマブル論理装置のフ
ィードバック虚偽バッファを不作動にする回路を含むプ
ログラマブル論理装置。
（35）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子がI/Oを有し、前記構成する回路が、
プログラマブル論理装置のI/Oを不作動にする回路を有
するプログラマブル論理装置。
（36）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子が極性スイッチを有し、前記構成する
回路が、プログラマブル論理装置の極性スイッチを不作
動にする回路を有するプログラマブル論理装置。
（37）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子がレジスタ／組合せスイッチを有し、
前記構成する回路が、プログラマブル論理装置のレジス
タ／組合せスイッチを不作動にする回路を有するプログ
ラマブル論理装置。
（38）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子が非同期リセット積項を有し、前記構
成する回路が、プログラマブル論理装置の非同期リセッ
ト積項を不作動にする回路を含むプログラマブル論理装
置。
（39）（27）項に記載したプログラマブル論理装置に於
いて、１つの素子が同期プリセット積項を有し、前記構
成する回路が、プログラマブル論理装置の同期リセット
積項を不作動にする回路を有するプログラマブル論理装
置。
（40）プログラマブル・メモリ装置（88）に付設された
試験形式レジスタ（80）。この試験形式レジスタの出力
にでる信号が、メモリ装置の素子を強制的に或る論理状
態にして、装置の論理アレイ（22）をプログラミングせ
ずに、装置を試験することができるようにする。
【図面の簡単な説明】
第１図は従来のプログラマブル・アレイ論理（PAL）装
置の回路図、第２図は従来のPAL装置の入力バッファの
回路図、第３図はこの発明の試験形式レジスタ回路の回
路図、第４図はこの発明の試験回路を用いたPAL装置の
回路図である。 主な符号の説明 82:試験形式レジスタ TB0乃至TB15:試験ビット
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22 330

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】プログラマブル論理装置の機能を同期し
    て、または、非同期にテストする回路であって、前記装
    置は論理信号に応答する複数の要素と複数の入力線を含
    み、該要素の１つは真の入力バッファを含み、該要素の
    １つは偽の入力バッファを含み、該入力線はテストモー
    ドでないときに、前記装置のデータフローパスの一部分
    を形成し、前記回路は、 複数のテストコンフィギュレーションビットの受信、記
    憶、および出力を行うテストメモリと、 前記メモリに結合され、論理装置に印加される制御信号
    に応答してテストコンフィギュレーションビットの出力
    を行うゲート回路と、 前記テストコンフィギュレーションビットに応答して前
    記ゲート回路を経て、テスト信号が前記入力線の少なく
    とも１つに印加されている間、論理装置の要素をあらか
    じめ決められたコンフィギュレーションに強制する回路
    であって、論理装置の真の入力バッファを不作動にする
    第１回路と、論理装置の偽の入力バッファを不作動にす
    る第２回路を含む、前記強制する回路と、 を含むテスト回路。
  2. 【請求項２】請求項１に記載したテスト回路に於いて、
    要素の１つが出力を持ち、前記強制する回路が、論理装
    置の出力を付能する第３回路を含む回路。
  3. 【請求項３】請求項１に記載したテスト回路に於いて、
    要素の１つが積の和項を有し、前記強制する回路が、論
    理装置の積の和項の論理状態を強制的に定める第３回路
    を含む回路。
  4. 【請求項４】請求項１に記載したテスト回路に於いて、
    要素の１つがフィードバック真バッファとフィードバッ
    ク偽バッファを有し、前記強制する回路が、論理装置の
    フィードバック真バッファを不作動にする第３回路と、
    論理装置のフィードバック偽バッファを不作動にする第
    ４回路を含む回路。
  5. 【請求項５】請求項１に記載したテスト回路に於いて、
    要素の１つが入力／出力バッファを有し、前記強制する
    回路が、論理装置の入力／出力バッファを不作動にする
    第３回路を含む回路。
  6. 【請求項６】請求項１に記載したテスト回路に於いて、
    要素の１つが極性スイッチを有し、前記強制する回路が
    論理装置の極性スイッチをセット及びクリアする第３回
    路を含む回路。
  7. 【請求項７】請求項１に記載したテスト回路に於いて、
    要素の１つがレジスタ／組合せスイッチを有し、前記強
    制する回路が論理装置のレジスタ及び組合せ出力を選択
    する第３回路を含む回路。
  8. 【請求項８】請求項１に記載したテスト回路に於いて、
    要素の１つが非同期リセット積項を有し、前記強制する
    回路が、論理装置の非同期リセット積項を不動作にする
    第３回路を含む回路。
  9. 【請求項９】請求項１に記載したテスト回路に於いて、
    要素の１つが同期プリセット積項を有し、前記強制する
    回路が、論理装置の同期プリセット積項を不作動にする
    第３回路を含む回路。
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