JPH03235075A - 試験回路及び方法 - Google Patents

試験回路及び方法

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JPH03235075A
JPH03235075A JP2337030A JP33703090A JPH03235075A JP H03235075 A JPH03235075 A JP H03235075A JP 2337030 A JP2337030 A JP 2337030A JP 33703090 A JP33703090 A JP 33703090A JP H03235075 A JPH03235075 A JP H03235075A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的に集積回路の分野、更に具体的に云え
ば、プログラマブル論理装置を試験する回路と方法に関
する。
プログラマブル論理回路が一層基本的で融通性のあるも
のになるにつれて、出荷の前に製品を試験する手段は一
層融通性のあるものにする必要がある。プログラマブル
・アレイ論理（ＰＡＬ）装置はカスタマ（Ｃｕｓｔｏｍ
ｅｒ）によってプログラムされる。然し、出荷の前に、
装置のＡＣ／ＤＣ／機能性能を検証することが必要であ
る。ＰＡＬはプログラムしなければ機能を持たないから
、カスタマが或る仕様に合格する製品だけを受取る様に
保証する為には、特別の試験の特徴を付加えることが必
要である。
従来の試験回路の方法では、ＰＡＬ装薗の特定の特徴を
試験する限られた能力しか得られなかった。試験の特徴
は固定で限られており、更に目新しい又は包括的な試験
の必要が生じた場合、設計変更をしなければ、試験をす
ることができなかった。更に、従来の試験回路は必ずし
も、カスタマと同じ回路を使うものではない。
ＰＡＬ装置に試験能力を追加する従来の努力としては、
余分の入力線、並びに特定の入力条件のもとでの余分の
積項を使うものがある。余分の入力線を「アンド」アレ
イを介して感知し、余分の積項を「オア」ゲートに多重
化する。こう云う特徴により、悉くの積項に対する積の
和の機能性を判定する他に、悉くの入力線及び積項に対
するプログラミング回路を検証することができる。こう
云う特徴は、装置のＡＣ性能を試験する為にも使われて
きた。
この試験方法には幾つかの欠点がある。全ての入力及び
フィードバック・バッファを完全に試験することができ
ない。こう云う種類の試験は、必ずしも実際の装置の性
能と良好な相関を持たず、考えられる全ての出力又は出
力形式を試験するものではない。試験に使われる通路は
、カスタマに対して保訂すべき装置の実際の動作通路で
はない。
その為、結果を回路の内部Ｒ延に相関することが問題点
となり、「遅い」装置が承認されると云う正しくないこ
とが起り得る。更に、非同期的なリセット及び同期的な
プリセット機能は、試験ができるとしても、完全には試
験されない。
プログラムされていないＰＡＬＭＹの性能を試験する別
の方法は、装置の或る特徴を不作動にし、強制的に装置
の或る状態を作り出す様な特別の設定状態を使う。この
方式は、テキサス・インスツルメンツ・インコーホレー
テッド社によって製造されるＴ　ＴＣＰＡＬｌ　６ＸＸ
装置に使われている。
特別の設定条件で、装置が試験モードに入る。試験モー
ドでは、全ての虚偽人力バッファ及び真及び虚偽フィー
ドバック・バッファが強制的に不作動状態にされ、その
時論理的には、プログラマブル・セルにバッファ・アド
レスが全てプログラムされているかの様に見える。レジ
スタ以外の形式の出力では、出力の半分は、強制的に論
理１状態にされた積の和項を持ち、出力付能積項が試験
の為に利用できる。残り半分は出力何重積項を強制的に
論理１状態にし、積の和項が試験の為に利用できる。レ
ジスタ形式の出力では、出力何重積項がない。その為、
試験モードでは積の和項が常に試験の為に利用できる。
この方式の欠点としては次のことが挙げられる。
１〉輿入カバッファしか試験することができない。
２）レジスタを持たない各々の出力には、或る試験しか
行なうことができない。半分の出力は丁　　　及び丁　
　　しかできず、残り半分はρ１ｈ　　　ρｈＩ ■　　　及び王　　　しかできない。この為、ｐｌ　ｚ
　　　　ｏｚ　ｌ ■　　　及び王　　　は行なうことができない。
ρｈｚ　　　　ｐｚｈ ３）実務によると、この方法は、試験結果が示すところ
よりも、数ナノ秒も遅いことのある様な実際の装置の性
能と殆ど或いは全く相関を持たないことが分かった。
その為、装置が実際に使われているかの様に、ＰＡＬ装
置の機能を試験することができるＰＡＬ回路に対する要
望が生じた。
課題を解決する為の手段及び作用 この発明では、従来のＰＡＬ試験回路に伴う欠点並びに
問題を実質的になくすか或いは少なくする様な回路を提
供する。
プログラマブル論理装置の機能を試論する回路を提供す
る。具体的に云うと、試験ビットを記憶して出力するレ
ジスタを設けると共に、試験ビットに応答して、論理装
置の素子を強制的に予定の論理状態にする回路を設ける
。
この為、この発明は、装置をプログラミングせずに、プ
ログラマブル論理装置を完全に試験することができると
云う技術的な利点がある。
この発明は、以下図面について詳しく説明する所から、
更によく理解されよう。図面では、同様な部分には同じ
参照数字を用いている。
実　　施　　例 この発明の好ましい実施例を第１図乃至第４図と表につ
いて説明するが、図面全体に亘り、対応する部分には同
じ参照数字を用いている。
第１図は全体を参照数字１０で示しであるが、従来のＰ
ＡＬ回路の回路図である。図面に示したＰＡＬ　　１０
は４つの入力節及び２つの出力節（こ）では４Ｖ２　　
ＰＡＬと云う２号で表わす）を持っているが、従来並び
にこの発明の考えは、任意の数の入力及び出力節を持つ
ＰＡＬに適応することができる。入力信号Ｉ　及びＩ２
が、夫々１２．１４で示す入力バッファを介してＰＡＬ
ｌｏに印加される。特に断わらない限り、１つの入力又
は出力に関連する回路が各々の他の入力及び出力にも設
けられている。
１１はバッファ１６のバッファ作用を受けて、タイミン
グ信号ＣＬＫとしても使われる。入力バッフ７１２が２
つの出力信号Ｉ　真及び■１虚偽を発生するが、これら
が論理アレイ２２の２つの入力線１８及び２０に印加さ
れる。
図示の４Ｖ２　　ＰＡＬ　　１０では、入力信号１１に
は出力マクロセル２３が付設されている。
全体を２４で示す８本の積線の信号が、２６に示したア
ンド・ゲートで示す様に、入力信号のアンド作用を表わ
す。アンド作用を受けた信号が、その後オア・ゲート２
８のオア作用を受けて、オア・ゲート２８の出力節に積
の和項を発生する。同様に、積線３０及び３２の信号が
、夫々アンド・ゲート３４．３６で示す様にアンド作用
を受けて、夫々非同期リセッ］〜（’ＡＲ’　）及び同
期リセツ１−（“ＳＰ’　）を発生する。積１ｉ！３８
の信号は、アンド・ゲート４０で示す様に、アンド作用
を受けて、出力付能と云う信号を発生する。
積の和項がレジスタ・マルチプレクサ（ＭＵＸ）４２の
一方の入力に送られると共に、Ｄ形フリップフロップ４
４の入力に送られる。フリップフロップ４４の非反転出
力がレジスタＭＵＸ　　４２の２番目の入力に結合され
る。フリップフロップ４４の反転出力がフィードバック
・マルチプレクサ（ＭＬＪＸ）４６の一方の入力に結合
される。
レジスタＭＵＸ　　４２の出力がインバータ４８によっ
て反転される。ＭＬＩＸ　　４２及びインバータ４８の
出力が、極性ＭＵＸ　　５０の２つの入力に夫々結合さ
れる。極性ＭＵＸ　　５０の出力が、出力付無信号によ
って制御される出力バッファ５２の入力に結合される。
出力バッファ５２の出力か入力／出力節ｌ１０ｏを形成
すると共に、フィードバックＭＵＸ　　４６の２１目の
入力にもフィードバックされる。フィードバックＭＵＸ
　　４６の出力がフィードバック・バッファ５４のバッ
ファ作用を受け、その結束前られるフィードバック真及
びフィードバック虚偽信号が、論理アレイ２２の入力線
５６．５８に夫々結合される。
信号Ｐｏが論理１であって、極性ＭＵＸ　　５０に印加
されると、出力１１０ｏは＾の動作状態である。信号Ｐ
ｏが論理論理０である時、出力ｌ１０ｏは低の動作状態
である。
信号Ｒｏが論理１であって、レジスタＭＵＸ４２及びフ
ィードバックＭＬＪＸ　　４０に印加されると、出力ｌ
１０ｏは組合せであって、フィードバックがＩｌｏ　　
からくる。信号Ｒｏが論理Ｏである時、出力ｌ１０ｏは
レジスタによって制御され、フィードバックがレジスタ
からくる。
入力／出力節ｌ１０１に対する出力マクロセル６０は、
入力／出力節ｌ１０ｏと同じ回路を有する。
この発明のプログラム可能な試験の特徴の使い方を理解
する為には、ＰＡＬ　　１０を理解することが必要であ
る。ＰＡＬ　　１０の主な特徴は、１）入力及びフィー
ドバック・バッファ１２．５４の通常の真及び虚偽の通
路、２）クロック・ピンＣ１にとしての二重の作用を持
つ入力ビンＩ　、３）非同期リセット及び同期プリセッ
ト積項ＡＲ及びＳＰ（出力がレジスタ形式の時だけ作用
する）、４）「アンド−オア」論理回路２６．２８が積
の釦機能を持ち、プログラム可能な出力付能の積項を持
つ、５）個々に形式を定めることができる出力Ｉ１０　
　及び■１０１が２つの制御信号によつて決定される。
即ちＰが出力の極性を決定する（“Ｏ″＝低の動作状態
、“１″＝高の動作状態）。そしてＲがレジスタ又は組
合せ出力を決定する（“ＯＪ＋−レジスタ出力、１”＝
組合せ出力）。
論理アレイ２２の入力線と積線の交点にあるＥＰＲＯＭ
／ＦＡＭＯＳセル（図面に示してない）が、消去状態に
ある時、普通のＮチャンネル形ＦＥＴの様に作用する。
即ち、セルのゲートがアドレスされる時（論理１）、装
置は「オン」であり、セルのドレインは論理Ｏである。
同様に、セルのゲートがアドレスされない時（論理０）
、ＦＥ、Ｔは導電せず、セルのドレインは論理１である
。セルがプログラムされる時には、何時でもセルの閾値
電圧が超高レベルに移り、ＦＥＴは通常の動作では決し
てターンオンせず、セルのドレインは常に論理１になる
。
ＰＡＬ論理アレイ２２では、セルのゲートが、入力１１
１８，２０．５６．５８の様な人力線に結合され、セル
のドレインが２４．３０．３８に示す様な活線に結合さ
れる。
論理的には、ＦＡＭＯＳセルは入力データから積項への
インバータとして作用する。更に、ＦＡＭＯＳセルのド
レインが一緒に結合されているから、任意の線のドレイ
ンに論理０があると、幾つ論理１があっても、それに優
先する。これがアンド・ゲート２６．３４，３６．４０
で表わすアンド機能である。従って、その結果、反転へ
カデータのアンド作用が行なわれる。入力データのアン
ド作用を行なう所望の結果が、入力バッファ１２から出
てくるデータを反転することによって得られる（即ち、
入力に論理Ｏが感知された時、虚偽バッファの出ツノは
論理Ｏであり、真バッファの出力は論理１である。人力
に論理１が感知された場合、虚偽バッファの出力は論理
１であり、真バッファ出力は論理Ｏである）。
積の和項、出力何重積項、非同期リセット積項、ＩＥ１
期ブリセッ１〜積項、アーキテクチュア・ビットＰ及び
Ｒ１及び信号ＣＬＫが、出力マクロセル２３に対する入
力である。
Ｄ形フリップフロップ４４はマスタ・スレーブ・フリッ
プフロップである。信号ＣＬＫが低く論理Ｏ）である時
には、何時でもスレーブ・データがラッチされ、データ
が積の和から７リツプフロツプ４４のマスク部分に通過
する。信号ＣＬＫが高になると、積の和項からのデータ
がマスクにラッチされ、マスクからスレーブに移る。非
同期リセット信号ＡＲが論理１になる時には、何時でも
スレーブ・ラッチが直ちに論理Ｏにリセットされる。同
期プリセラ１へ信号ＳＰが、信号ＣＬＫの縁より前に、
論理１である時には、何時でも、その実際の状態に関係
なく、マスク・ラッチは、積の和項が論理１であるかの
様にプリセットされる。
出力何重積項３８が出力バッファ５２を制御する。信号
出力付能が論理１である時、バッファが何重される。こ
の信号が論理Ｏである時、バッファ５２は３状態である
。
アーキテクチュア信号Ｐ及びＲが、３つの出力マルチプ
レクサ４２．４６．５０に対する選択入力である。信号
Ｐが論理０である時、出力は低の動作状態である。それ
が論理１である時、出力は高の動作状態である。信号Ｒ
が論理Ｏである時、出力はフリップ７０ツブ４４によっ
て制御され、フィードバックもフリップフロップからく
る。それが論理１である時、出力はＩ１０フィードバッ
クとの組合せである。
第２図は従来のＰＡＬ　　１０の入力バッフ７１２の詳
しい回路図である。入力信号１１がＰチャンネル形ＦＥ
Ｔ　　６４及びＮチャンネル形ＦＥＴ６６のゲートに送
られる。Ｐチャンネル形ＦＥＴ６４のドレイン及びＮチ
ャンネル形ＦＥＴ　　６６のドレインが互いに結合され
ると共に、２番目の一対のＦＥＴ　　６８，７０のゲー
トに結合される。
２番目のＰチτ・ンネル形ＦＥＴ　　６８のドレイン及
び２番目のＮチャンネル形ＦＥＴ　　７０のドレインが
互いに結合されると共に、３番目の一対のＦＥＴ　　７
２．７４のゲートに結合される。、３番目のＰチ１７ン
ネル形ＦＥＴ　　７２のドレイン及び３番目のＮチャン
ネル形ＦＥ丁　７４のドレインが互いに結合され、こう
してできる節が、活線１８に結合されるが、入力バッフ
ァ１２の１１真信号を発生する。
Ｐチャンネル形ＦＥＴ　　６４のドレイン及びＮチャン
ネル形ＦＥＴ　　６６のドレインが互いに結合される節
は、４番目の一対のＦＥＴ　　７６．７８のゲートにも
結合される。４番目のＰチャンネル形ｒＥＴ　　７６の
ドレイン及び４番目のＮチャンネル形ＦＥＴ　　７８の
ドレインが、互いに結合され、こうしてできる節は、活
線２０に結合されているが、入力バッフ７１２の１１虚
偽信号を発生する。
Ｐチャンネル形ＦＥ丁　６４，６８，７２．７６のソー
スが電圧源Ｖｓに結合される。Ｎチャンネル形ＦＥＴ　
　６６．７０．７４．７８のソースがアースに結合され
る。
第３図は全体を８０で示したこの発明の試験形式レジス
タ回路の回路図である。好ましい実施例では、試験形式
レジスタ８２は、希望する各々の試験信号に対する１つ
のＤ形フリップフロップを有する。第３図は１６個の試
験信号ＴＢｏ−ＴＢ１５を１６個の７リツプフロツブＤ
ｏ−Ｄ１５と共に使うことを示している。積試験の際、
シフト・クロック信号Ｓ　ＣＬ　Ｋが何重信号ＳＵＢ−
ＭＯＤＥ１を用いてゲートされ、フリップフロップＤ。
Ｄ１５のクロック入力に印加される。直列データ信号Ｓ
ＤＩも信号ＳＵＢ−ＭＯＭＥ　１　を用いｔ’ｙ’−ト
され、フリップ７０ツブＤ１５の入力に印加される。し
゛ラスタ８２が一杯になるまで、データ・ビットが直列
に入力されてシフトさせられる。その後、ＳＵＢ−Ｍｏ
Ｄ［１がレジスタ８２を不作動にし、データが保護され
る。
試験を開始するには、フリップフロップＤ。
Ｄ　１５の出力を、信号ＴＥＳＴを用いてアンド・ゲー
トＧｏ−Ｇ１５にゲートする。こうして得られる信号Ｔ
　Ｂ　　−Ｔ　Ｂ　１５が試験される論理装置の素子に
印加され、強！Ｉｊ的に所望の論理形式をとらせる。
第４図はこの発明の回路を持つＰＡＬの回路図で、全体
を８８で示しである。従来のバッファ１２の場合と同じ
く、この発明の入力バッファ８９はＰチャンネル形ＦＥ
Ｔ　　６４．６８．７２．７６及びＮチャンネル形ＦＥ
Ｔ　　６６．７０．７４゜７８を有する。信号■１真及
び１１虚偽が論理アレイ２２の入力線１８．２０に夫々
印加される。
更に入力バッフ？８９の真部分がＰチャンネル形ＦＥＴ
　　９ＯＮチヤンネル形ＦＥＴ　　９２及び９４、及び
インバータ９６を有する。人力バッファ８９の虚偽部分
が、Ｐチャンネル形ＦＥＴ　　９８、Ｎチャンネル形Ｆ
ＥＴ　　１００，１０２、及びインバーター０４を有す
る。
信号ＴＢ　　　がＦＥＴ　　９０，９４のゲートと２ インバータ９６に印加される。ＦＥＴ　　９０のドレイ
ンがＦＥＴ　　７２のソースに結合され、ＦＥＴ９２の
ドレインがＦＥＴ　　７４のソースに結合され、インバ
ータ９６の出力がＦＥＴ　　９２のゲートに結合される
。ＦＥＴ　　９４のドレインが、信号１１真が発生され
る節に結合される。
同様に、信号ＴＢ１３がＦＥＴ　　９８．１０２のゲー
トとインバータ１０４とに印加される。ＦＥＴ　　９８
のドレインがＦＥＴ　　７６のソースに結合され、ＦＥ
Ｔ　　１００のドレインがＦＥＴ　　７８のソースに結
合され、インバータ１０４の出力がＦＥＴ　　１００の
ゲートに結合される。ＦＥＴ１０２のドレインが、信号
１１虚偽が発生される節に結合される。
Ｐチャンネル形ＦＥＴ　　９０，９８のソースが電圧源
Ｖｓに結合され、Ｎチャンネル形ＦＥＴ９２．９４，１
００，１０２のソースがアースに結合される。
この発明の出力マクロセルでは、論理アレイ２２の活線
２４．３０．３２．３８に結合された代表的なアンド・
ゲート２６．３４．３６．４０がＮチャンネル形ＦＥＴ
に結合されて、活線を何重したり、不作動にしたりする
。ＦＥＴ　　１１０のドレインが活線３０に結合され、
その出力が信号ＡＲを発生する。ＦＥＴ　　１１０のグ
ー１〜がレジスタ８２から試験ビットＴＢ１４を受取り
、ソースがアースに結合されている。
ＦＥＴ　　１１２のドレインが、信号出力付能に関係す
る活線３８に結合される。ＦＥＴ　　１１２のゲートが
試験ビットＴＢＳを受取り、ソースがアースに結合され
ている。試験ビットＴ　Ｂ　ｓはアンド・ゲート１１４
の反転入力にも送られる。アンド・ゲート１１４の非反
転入力が試験ビットＴＢ２を受取る。アンド・ゲート４
０，１１４の出力がオア・ゲート１１６の入力に結合さ
れ、このオア・ゲートの出力が信号出力付能を発生する
。
各々のＦＥＴ　　１１８のドレインが活線２４に結合さ
れる。各々のゲートがアンド・ゲート１２０の出力に結
合され、各々のソースがアースに結合される。アンド・
ゲート１２０の出力がアンド・ゲート１２２の反転入力
にも結合される。アンド・ゲート１２２の非反転入力が
試験ビットＴＢ３を受取り、アンド・ゲート１２２の出
力がオア・ゲート２８の入力に結合される。
アンド・ゲート１２０の非反転入力が試験付焼信号ＴＥ
ＳＴを受取り、反転入力が試験ビット■Ｂ１５を受取る
。
試験ビットＴＢ１５はＦＥＴ　　１２４のゲートも受取
る。ＦＥＴ　　１２４のドレインが活線３２に結合され
、この線が信号ＳＰを発生する。ＦＥＴ１２４のソース
がアースに結合される。
ＭＵＸ　　１２６が試験付焼信号ＴＥＳＴによって制御
される。１つの入力がレジスタ／組合せ信号Ｒを受取り
、他方の入力が試験ビットＴＢ１１を受取る。同様にＭ
ＵＸ　　１２８がＴＥＳＴによって制御される。１つの
入力が極性信号Ｐを受取り、他方の入力が試験ヒツトＴ
Ｂ１ｏを受取る。
入力Ｉ２に関連した人力バッフ７及び出力■１０１に関
連する活線が、第４図に全体的に参照数字１３０．１３
２で夫々示す同様な１ＩＩＩ１１回路に結合されている
。入力バッフ７１３０が試験ピッ１へＴＢ　　及びＴＢ
ｌを受取る。出力回路１３２が信号ＣＬＫ及びＴＥＳＴ
と、試験ビットＴＢ　　　Ｔ２゜ Ｂ　　　ＴＢ　　　ＴＢ　　　ＴＢ　　　ＴＢ　　　Ｔ
Ｂｌｌ。
３°　　　　６′　　　　７°　　　　９°　　　　１
０′ＴＢ１４及びＴＢ１５を受取る。
動作について説明すると、特別の試験状態のもとでは、
ＰＡＬ装置は或る素子が強制的に正しく或る論理状態に
される。その後、強制されていない素子及びそれに関係
する機能的な通路を、機能性及びＡＣ／ＤＣ性能の両方
について試験することができる。特定の状態に強制する
ものとして考えられる素子は次の通りである。
１　　人力及びフィードバック真及び虚偽バッファを強
制的に論理０状態にする。これによって、バッファが表
わす入力線に結合された全てのＦＡＭＯＳセルが、積項
「アンド」ゲートにプログラムされた様に見える。この
為、積の和項、出力付能、ＡＲ及びＳＰ積項のトグル動
作ができる。
２　　全ての出力何錠積項を強制的に論理１状態にする
。この強制作用を追加することにより、３状懇の出力が
結果と競合することなく、Ｔｐｄを試験することができ
る。
３、　全ての積の和項を強制的に論理１状態にする。こ
の強制的な機能を追加することにより、積の和項が結果
と競合せずに、Ｔ　　／Ｔ　　・　を試ｅｎ　　　　ｄ
ｏｓ 験することができる。
４、　出力マクロセル２３．１３２の形式を強制する。
これによって、出力の全ての形式を試験することができ
る。即ち、実際に論理アレイ２２を試験の為の異なる形
式にブＯグラミングせずに、出力に対してＴＩ）ｄ及び
”ｓｕを試験することができる。
５、　　ＡＲ及びｓｐａ能を強制的に論理Ｏ状態にする
。こう云う形式を追加することにより、ＡＲ及び５ＰＩ
Ｉ能を試験することができる。積項によって競合を生ず
ることなく、”ｓｕも試験することができる。ＳＰ積項
が強制的に論理Ｏ状態になっていない時には、何時でも
、この機能を試験すべきであると仮定する。従って、積
の和項を強制的に論理０状態にして、前に述べた３項の
強制的な機能を取消す必要がある。
６、　出力何錠積項を強制的に論Ｉ！ＰＯ状態にする。
出力を２群に分ける別々に利用し得る２つの強制的な機
能がある様にすべきである。更に、こう云う機能は、夫
々の出力に対し、１掲の２項に述べた強制的な機能を取
消す必要がある。これによって、２群の間のＩ１０フィ
ードバック試験ができる。
下記の表１は、この発明の１実施例の試験ビットの作用
を示す。試験ビットＴＢ１゜及びＴＢｌｌを除外すると
、試験ビットの論理０では、通常の動作が行なわれる。
論理１により、試験ビットが送られるＦＥＴがターンオ
ンになり、こうして入力をアースし、ＦＥＴが結合され
ている素子を不作動にする。試験形式レジスタ８２にデ
ータを正しく入力することにより、試験技術者は下記の
様に装置の速度パラメータを試験することができる。
１　　悉くのＩ（頁及び虚偽通路）から悉くのＩｌｏへ
のＴｐｄ０悉くのｌ１０（真及び虚偽の通路）から他の
ｌ１０（両方の極性に対する）へのＴ、ｄ０２、　悉く
の出力（両方の極性に対し）に対するＴｃｏ。
３、　悉くのＩ（真及び虚偽の通路）から悉くのＩｌｏ
への”ｓｕ、悉くのｌ１０（真及び虚偽の通路）から他
のＩｌｏへの（両方の極性に対する）’ｓｕ。
４　　悉くのＩ（真及び虚偽の通路）から悉くのＩｌｏ
へのＴ　及びＴ　　　　悉くのｌ１０（真ｅｎ　　　　
ｄｏｓｏ 及び虚偽の通路）から他のＩｌｏへの（両方の極性に対
する）■　及び”ｄｉｓ。
ｎ ５、　悉くのＩ（真及び虚偽の通路）から悉くの１１０
への（両方の極性に対する）Ｔｐｄ非同期リセット。
６、　悉くの■（真及び虚偽の通路）から悉くの１１０
への■、−期ブリセット。
次に例として、包括的なものではないが、利用し得る若
干の試験をまとめて示す。
入力真通路からＩｌｏへのＴ　　／Ｔ　　、　　を試ｅ
ｎｄ＋ｓ 験するには、試験形式レジスタは下記の様にロードする
。
ビ　ッ　ト　　　　　値　　　　　　　　機　　　　　
能Ｏ“０”　真入力通路バッファ （１１０ｏ） （Ｉｌｏｌ） （ （Ｉ２）を何重 虚偽入力通路を強制的に 論理１（Ｉ２）にする “０”　出力何重積項に対する通 常の動作 積の和項を強制的に論理 １にする（同期プリセラ トを不作動にする） 真フィードバック通路を 強制的に論理１にする 虚偽フィードバック通路 を強Ｉｌｌ的に論理１にする 真フィードバック通路を 強制的に論理１にする 虚偽フィードバック通路 を強制的に論理１にする 出力（Ｉｌｏ。）を不作 動にしない（即ち、普通 の出力動作を許す） “１　′ “１　” “１　″ “１　” “１　″ １　″ １１０１１ ９　　　　“Ｏ”　出力（１１０１）を不作動にしない
（即ち、普通 の出力動作を許す） １０　　　　　Ｘ　　　両方の極性を試験する必要があ
る １１　　　“１”　Ｔ　／Ｔ　、　測定の為ｅｎ　　　
ｄｏｓ の組合せ出力 １２　　　“０″　１１真通路バッファを何重する １３　　　“１”　虚偽通路１１を強制的に論理１にす
る １４　　　　　Ｘ　　　レジスタ形式でだけ非同期リセ
ットが有効である １５　　　“１”　同期プリセット積項を強制的に論理
Ｏにする この形式では、試験すべき入力を除く各々の入力を強制
的に論理１にした後、試験される入力（Ｉ　またはＩ２
）をパルス駆動すると、全ての出力が何重され（入力＝
“１″）、並びに不作動にされる（入力−“Ｏ”）。極
性ビットを変えＴ　、Ｔ及 ることにより、”ｐｚｈ’　　ｐｈｚ　　　ＤＺＩＵＴ
　　　を測定することができる。従って、悉ｌｚ くの入り真通路から悉くのＩｌｏへのＴ。ｏ／Ｔｄ１５
を試験することができる。同様に、ピットＴＢＴＢ、Ｔ
Ｂ　　及びＴＢ１３を反転すること０・　　　　１　　
　　１２ により、虚偽通路を試験することができる。
Ｉ１０真通路からＩｌｏへの”ｅｎ／Ｔｄｉｓを試験す
るには、形式試験レジスタは次の様に０−ドする。
ビ　　ッ　　ト　　　　　　　　値 ０　　“１″ “１　″ ｈ＋　ＯＩＴ 機能 真入力通路を強制的に論 理１にする（Ｉ２） 虚偽入力通路を強制的に 論理１にする（１２） 出力何重積項に対する通 常の動作（出力Ｉ１０で はＴＢＳによって取消さ れる） “１　″ “０″ “１　″ １１１　　ＩＩ ＩＩ　１　　ＩＩ “１　″ ０” 積の和項を強制的に論理 １にする（同期ブリセラ １〜は不作動になる） 真フィードバック通路を 付能する（Ｉｌｏ。） 虚偽フィードバック通路 を強制的に論理１にする （Ｉｌｏｏ） 真フィードバック通路を 強制的に論理１にする （１１０１） 虚偽フィードバック通路 を強制的に論理１にする （１１０１） 出力（Ｉｌｏｏ）を不作 動にする 出力（１１０１）を不作 動にしない 両方の極性を試験する必 要がある １１　　　　”１”　Ｔ　　／Ｔ　　　　測定の為ｅｎ
　　　　ｄｏｓ の組合せ出力 １２　　　“１”　真通路１１を強制的に論理１にする １３　　　“１″　虚偽通路１１を強制的に論理１にす
る １４　　　　　Ｘ　　　レジスタ形式の時だけ非同期リ
セットが有効であ る １５　　　“１パ　同期プリセット積項を強制的に論理
０にする この形式では、ｌ１０１を強制的に論理１又は０にした
後、試験される入力（Ｉｌｏｏ〉をパルス駆動すると、
出力（Ｔ１０１）が付能され（入力−“１　”　）　、
並びに不作動にされる（入力＝“Ｏ″）。極性ビットＰ
を変えることにより、Ｔ　　　　、Ｔ　　　　、及び”
ｐｌｚを’ｐｚｈ・　　ｐｈｚ　　　ｐｚｌ 測定することができる。
入力真通路からＩｌｏへのＴ、ｄ非同期リセットを試験
するには、試験形式レジスタは次の様にロードする。
値 “０” １　″ １　″ ”１　” “１　” “１　″ 機　　　　　能 真入力通路バッファ （Ｉ２）を付能する 虚偽入力通路を強制的論 理１にする（Ｉ２） 出力何重積項を強制的に 論理１にする 積の和項を強制的に論理 １にする（ＳＰは不作動 になる） 真フィードバック通路を 強制的に論理１にする （Ｉｌｏｏ） 虚偽フィードバック通路 を強制的に論理１にする （Ｉｌｏｏ） 　０ １ ２ ３ １　′″ °“１　″ “ＯＴＴ ０” １１０１１ “０″ “１　″ 真フィードバック通路を 強制的に論理１にする （１１０１） 虚偽フィードバック通路 を強制的に論理１にする （１１０１） 出力（Ｉｌｏ。）を不作 動にしない（即ち、通常 の出力動作を許す） 出力（１１０１）を不作 動にしない（即ち、普通 の出力動作を許す） 両方の極性を試験する必 要がある Ｔｐｄ　ＡＲ測測定為のレ ジスタ出力 ■　の為の１１真通路を ｄ 付能する 虚偽通路１１を強制的に 論理１にする １４　　０”　ＡＲ積項を付焼する １５　　　　”１”　ＳＰ積項を強制的に論理Ｏにする この形式では、全ての入力を強制的的に論理１にすると
、出力レジスタ４４がリセットされる。
従って、（試験される入力は論理Ｏにすべきであるが、
それを除いて）全ての入力を論理１に保ち、装置のクロ
ック動作を行なうことにより、レジスタ４４に論理１が
ロードされる。その後、試験される入力を“ＯＩＴから
“１″にパルス駆動することにより、入力から出力のＡ
ＲまでのＴＩ）ｄを測定することができる。極性ビット
Ｐを変えることにより、■　　　及び王　　　を測定す
ることかでｐｈｉ　　　　ｐｌｈ きる。
Ｉ１０真通路から１１０へのＴｐｄ　ＡＲを試験するに
は、試験形式レジスタは次の様にロードする。
ビット 値 “１　″ “１　” “１　″ “１　” °゛Ｏ” ″“１　′′ “１　″ 機能 真空力通路を強制的に論 理１にする（Ｉ２） 虚偽入力通路を強制的論 理１にする（１２） 出力何重積項を強制的に 論理１にする（出力Ｉ１ ０　ではＴＢ８によって 取消される） 積の和項を強制的に論理 １にする（ＳＰは不作動 にする） フィードバック真通路を 付焼する（Ｉ１０゜） フィードバック虚偽通路 を強制的に論理１にする くｌ１０ｏ） フィードバック真通路を 強制的にに論理１にする 四１０ｏ） 　０ １ ２ ３ ４ ５ “１” “１” “０” “０″ “１　” “１　″ “０″ “１　″ フィードバック虚偽通路 を強制的に論理１にする （１１０１） 出力（Ｉｌｏｏ）を不作 動にする 出力（１１０１）を付焼 する 両方の極性を試験する必 要がある Ｔ　　　ＡＲ測測定為のし ｄ ジスタ出り 真通路１１を強制的に論 理１にする 虚偽通路１１を強制的に 論理１にする ＡＲ積項を付焼する ＳＰ積項を強制的に論理 ０にする この形式では、ｌ１０ｏを強制的に論理１状態にするこ
とにより、出力レジスタ４４がリセットされる。従って
、ｌ１０ｏを論理Ｏ状態に保って装置のりＯツク動作を
行なうことにより、レジスタ４４に論理１がロードされ
る。その後試験される人力を“Ｏ”から“１”にパルス
駆動することにより、Ｉｌｏｏからｌ１０１までのＴ、
ｄ　ＡＲを測定することができる。
上に述べたＰＡＬのプログラム可能な試験を行なう為の
回路及び方法は、論理アレイ２２にあるＦＡＭＯＳセル
をプログラミングせずに、従来可能であったよりも更に
融通自在で大規模な試験を達成する。
この発明の詳細な説明したが、特許請求の範囲に定めら
れたこの発明の範囲内で、この実施例に種々の変更を加
えることができることを承知されたい。
表　　　　　　　１ 試験モード形式レジスタ（４Ｖ２） ビット　　論　理Ｏ論　理１ ０　　正常の動作　　輿入カバツファＩ２を不２ 正常の動作 正常の動作 作動にする 虚偽人力バッフ７１２を 不作動にする 出力は常に付能する（Ｔ Ｂ　又はＴＢ９によって 取消すことができる） 正常の動作 正常の動作 正常の動作 正常の動作 積の和項は常に論理１で ある。ＳＰが付能されて いなければ、積の和項は 常に論理Ｏである 真フィードバック・バラ ファ　Ｉ　／　Ｏｏを不作動に する 虚偽フィードバック・バ ッファ１１０ｏを不作動 にブる 真フィードバック・バラ ファＩ　／　０１を不作動に する 正常の動作 虚偽フィードバック・バ ッファ■１０１を不作動 にする ８　　正常の動作　　ｌ１０ｏは常に不作動にする（Ｔ
Ｂ２を取消す） ９　　正常の動作　　ｌ１０１は常に不作動にされる（
ＴＢ２を取消す） １０　　極性は低の動　極性は高の動作状前作状態 １１　　レジスタ出力　組合せ出力 １２　　正常の動作　　真バッファ１１を不作動にする １３　　正常の動作　　虚偽バッファ１１を不作動にす
る １４　　正常の動作　　非同期リセット積項を不作動に
する １５　　正常の動作　　同期プリセット積項を不作動に
する この発明は以上の記載にｒｌＪ達して、更に下記の実施
態様を有づる。
（１）論理信号に応答する複数個の素子を含むブＯグラ
マプル論理装置の機能を試験する回路に於いて、複数個
の試験ビットを記憶並びに出力する様に作用し得るレジ
スタと、前記試験ビットに応答して、前記論理装置の素
子を強制的に予定の論理状態にする回路とを有する回路
。
（２）（１）項に記載した回路に於いて、前記レジスタ
に結合されていて、論理装置に印加された制御信号に応
答して、前記強制する回路に試験ビットを出力する様に
作用し得るゲートを有する回路。
（３）（１）項に記載した回路に於いて、１つの素子が
輿入カバラフ７を有し、前記強制する回路が論１’装置
の輿入カバッファを不作動にする回路を含む回路。
（’４）（１）項に記載した回路に於いて、１つの素子
が虚偽人力バッフ７を有し・前記強制する回路が、論理
装置の虚偽人力バッファを不作動にする回路を含む回路
。
（５）（１）項に記載した回路に於いて、１つの素子が
出力を持ち、前記強制する回路が、論理装置の出力を付
能する回路を含む回路。
（６）（１）項に記載した回路に於いて、１つの素子が
積の和項を有し、強制する回路が、論理装置の積の和項
の論理状態を強制的に定める回路を含む回路。
（７）（１）項に記載した回路に於いて、１つの素子が
フィードバック真バッファを有し、前記強制する回路が
、論理装置のフィードバック真バッファを不作動にする
回路を含む回路。
＜８）（１）項に記載した回路に於いて、１つの素子が
フィードバック虚偽バッファを有し、前記強制する回路
が、論理装置のフィードバック虚偽バッファを不作動に
する回路を含む回路。
（９）（１）項に２載した回路に於いて、１つの素子が
Ｉｌｏを有し、前記強制する回路が、論理装置のＩｌｏ
を不作動にする回路を含む回路。
（１０）（１）項に記載した回路に於いて、１つの素子
が極性スイッチを有し、前記強制する回路が論理装置の
極性スイッチをセット及びクリアする回路を含む回路。
（１１）（１）項に記載した回路に於いて、１つの素子
がレジスタ／組合せスイッチを有し、前記強制する回路
が論理装置のレジスタ及び組合せ出力を選択する回路を
含む回路。
（１２）（１）項に記載した回路に於いて、１つの素子
が非同期リセット積項を有し、前記強制する回路が、論
理装置の非同期リセット積項を不作動にする回路を含む
回路。
（１３）（１）項に記載した回路に於いて、１つの素子
が同期プリセット積項を有し、前記強制する回路が、論
理装置の同期プリセット積項を不作動にする回路を含む
回路。
（１４）プログラマブル論理装置の機能を試験する方法
に於いて、レジスタに試験ビットをロードし、前記レジ
スタの出力の信号に応答して、論理装置を強制的に或る
形式にする工程を含む方法。
（１５）（１４）項に２載した方法に於いて、レジスタ
に何重信号を印加する工程を含む方法。
（１６）（１４）項に記載した方法に於いて、ロードす
る工程が、何重されたレジスタに試験ビットを直列に入
力する工程を含む方法。
（１７）（１４）項に記載した方法に於いて、強制する
工程が、レジスタに試験ビットをラッチし、レジスタの
出力にある試験ビットを試験信号を用いてゲートし、レ
ジスタの出力からの試験ビットを論理装置の素子に印加
する工程を含む方法。
（１８）（１７）項に記載した方法に於いて、印加する
工程が、論理装置の素子を強制的に試験ビットによって
決定された論理状態にし、強制されない素子を試験し、
その機能的な通路の機能性及び性能を試験することがで
きる様にする工程を含む方法。
（１９）（１８）項に記載した方法に於いて、試験する
工程が、論理装置の積の和項を試験する工程を含む方法
。
（２０）（１８）項に記載した方法に於いて、試験する
工程が、論理装置の悉くの入力端子から論理装置の悉く
の入力／出力端子までのＴ工を測定する工程を含む方法
。
（２１）（１８）項に記載した方法に於いて、試験する
工程が論理装置の悉くの°出力に対するＴｓｕ及び”ｃ
ｏを測定する工程を含む方法。
（２２）（１８）項に記載した方法に於いて、試験する
工程が、論理装置の悉くの入力端子から論理装置の悉く
の入力／出力端子までの”ｓｕを測定する工程を含む方
法。
（２３）＜１８＞項に記載した方法に於いて、試験する
工程が、論理装置の悉くの入力端子から論理装置の悉く
の入力／出力端子までの”ｅｎ及びＴ　・　を測定する
工程を含む方法。
ｏｓ （２４）（１８）項に記載した方法に於いて、試験する
工程が、論理装置の悉くの入力／出力端子から論理装置
の他の入力／出力端子までの”ｅｎ及びＴ　、　を測定
する工程を含む方法。
ｏｓ （２５）（１８）項に記載した方法に於いて、試験する
工程が、論理装置の悉くの入力端子から論理装置の悉く
の入力／出力端子までの非同期リセットに対するＴ工を
測定する工程を含む方法。
（２６）（１８）項に記載した方法に於いて、試験する
工程が、論理装置の悉くの入力端子から論理装置の悉く
の入力／出力端子までの同期プリセットに対する”ｓｕ
を測定する工程を含む方法。
（２７）論理信号に応答する複数個の素子と、複数個の
試験信号を記憶並びに出力する様に作用し得るレジスタ
と、試験ビットに応答して、論理装置の素子を予定の論
理状態に構成する回路とを有するプログラマブル論理装
置。
（２８）（２７）項に記載したプログラマブル論理装置
に於いて、前記レジスタに結合されていて、論理装置に
印加された制御信号に応答して試験ビットを前記構成す
る回路に出力する様に作用し得るゲートを有するプログ
ラマブル論理装置。
（２９）（２７）項に記載したプログラマブル論理装置
に於いて、１つの素子が輿入カバッファを有し、前記構
成する回路が、プログラマブル論理装置の輿入カバッフ
ァを不作動にする回路を含むプログラマブル論理装置。
（３０）（２７）項に記載したプログラマブル論理装置
に於いて、１つの素子が虚偽人カバッファを有し、前記
構成する回路が、プログラマブル論理装置の虚偽人力バ
ッファを不作動にする回路を含むプログラマブル論理装
置。
（３１）（２７）項に記載したプログラマブル論理装置
に於いて、１つの素子が出力を有し、前記構成する回路
がプログラマブル論理装置の出力を不作動にする回路を
含むプログラマブル論理装置。
（３２）（２７）項に記載したプログラマブル論理装置
に於いて、１つの素子が積の和項を有し、前記構成する
回路が、プログラマブル論理装置の積の和項の論理状態
を強制的に定める回路を含むプログラマブル論理装置。
（３３）（２７）項に記載したプログラマブル論理装置
に於いて、１つの素子がフィードバック真バッファ゛を
有し、首記構成する回路が、プログラマブル論理装置の
フィードバック真バッファを不作動にする回路を含むプ
ログラマブル論理装置。
（３４）（２７）項に記載したプログラマブル論理装置
に於いて、１つの素子がフィードバック虚偽バッファを
有し、前記構成する回路が、プログラマブル論理装置の
フィードバック虚偽バッファを不作動にする回路を含む
プログラマブル論理装置。
（３５）（２７＞項に記載したプログラマブル論理装置
に於いて、１つの素子がＩｌｏを有し、前記構成する回
路が、プログラマブル論理装置の１１０を不作動にする
回路を有するプログラマブル論理装置。
（３６）（２７＞項に記載したプログラマブル論理装置
に於いて、１つの素子が極性スイッチを有し、前記構成
する回路が、プログラマブル論理装置の極性スイッチを
不作動にする回路を有するプログラマブル論理装置。
（３７）（２７＞項に記載したプログラマブル論理装置
に於いて、１つの素子がレジスタ／組合せスイッチを有
し、前記構成する回路が、プログラマブル論理装置のレ
ジスタ／組合せスイッチを不作動にする回路を右するプ
ログラマブル論理装置。
（３８）（２７）項に記載したプログラマブル論理装置
に於いて、１つの素子が非同期リセット積項を有し、前
記構成する回路が、プログラマブル論理装置の非同期リ
セット積項を不作動にする回路を含むプログラマブル論
理装置。
（３９）（２７）項に記載したプログラマブル論理装置
に於いて、１つの素子が同期プリセット積項を有し、前
記構成する回路が、プログラマブル論理装置の同期リセ
ット積項を不作動にする回路を有するプログラマブル論
理装置。
（４０）プログラマブル・メモリ装！（８８）に付設さ
れた試験形式レジスタ（８０）。この試験形式レジスタ
の出力にでる信号が、メモリ装置の素子を強制的に或る
論理状態にして、装置の論理アレイ（２２）をプログラ
ミングせずに、装置を試験することができるようにする
。
【図面の簡単な説明】
第１図は従来のプログラマブル・アレイ論理（ＰＡＬ）
装置の回路図、第２図は従来のＰＡＬ装置の入力バッフ
ァの回路図、第３図はこの発明の試験形式レジスタ回路
の回路図、第４図はこの発明の試験回路を用いたＰＡＬ
Ｈｆｆの回路図である。 主な符号の説明 ８２：試験形式レジスタ

Claims (1)

  1. 【特許請求の範囲】 １、論理信号に応答する複数個の素子を含むプログラマ
    ブル論理装置の機能を試験する回路に於いて、複数個の
    試験ビットを記憶並びに出力する様に作用し得るレジス
    タと、前記試験ビットに応答して、前記論理装置の素子
    を強制的に予定の論理状態にする回路とを有する回路。 ２、プログラマブル論理装置の機能を試験する方法に於
    いて、レジスタに試験ビットをロードし、前記レジスタ
    の出力の信号に応答して、論理装置を強制的に或る形式
    にする工程を含む方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5136185A (en) * 1991-09-20 1992-08-04 Hewlett-Packard Company Local tristate control circuit
US5347519A (en) * 1991-12-03 1994-09-13 Crosspoint Solutions Inc. Preprogramming testing in a field programmable gate array
US5369772A (en) * 1992-05-21 1994-11-29 Compaq Computer Corporation Method of maximizing data pin usage utilizing post-buffer feedback
US5386155A (en) * 1993-03-30 1995-01-31 Intel Corporation Apparatus and method for selecting polarity and output type in a programmable logic device
DE69315060D1 (de) * 1993-04-29 1997-12-11 Ibm Schaltung zum Hoch- und Herunterlegen mit Primäreingang für die Prüfbarkeit logischer Netzwerke
US5396130A (en) * 1993-06-29 1995-03-07 International Business Machines Corporation Method and apparatus for adaptive chip trim adjustment
US5629843A (en) * 1993-10-15 1997-05-13 Micron Technology, Inc. Self compensating clamp circuit and method for limiting a potential at a pump circuit node
JP2654352B2 (ja) * 1994-07-29 1997-09-17 日本電気アイシーマイコンシステム株式会社 半導体集積回路
DE69533567T2 (de) * 1994-08-09 2005-11-24 Sun Microsystems, Inc., Mountain View Vorrichtung und Verfahren zum Auffinden von False-Timing-Paths in digitalen Schaltkreisen
US5594367A (en) * 1995-10-16 1997-01-14 Xilinx, Inc. Output multiplexer within input/output circuit for time multiplexing and high speed logic
US5736867A (en) * 1996-06-04 1998-04-07 Cypress Semiconductor Corporation Method and circuit for reconfiguring a buffer
US6127844A (en) * 1997-02-20 2000-10-03 Altera Corporation PCI-compatible programmable logic devices
US6239611B1 (en) * 1999-06-10 2001-05-29 Xilinx, Inc. Circuit and method for testing whether a programmable logic device complies with a zero-hold-time requirement

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3958110A (en) * 1974-12-18 1976-05-18 Ibm Corporation Logic array with testing circuitry
FR2451672A1 (fr) * 1979-03-15 1980-10-10 Nippon Electric Co Circuit logique integre pour l'execution de tests
DE3135368A1 (de) * 1981-09-07 1983-03-31 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zur funktionspruefung einer programmierbare logikanordnung
US4503387A (en) * 1982-12-30 1985-03-05 Harris Corporation A.C. Testing of logic arrays
US4625311A (en) * 1984-06-18 1986-11-25 Monolithic Memories, Inc. Programmable array logic circuit with testing and verification circuitry
US4879688A (en) * 1985-03-04 1989-11-07 Lattice Semiconductor Corporation In-system programmable logic device
DE3520003A1 (de) * 1985-06-04 1986-12-04 Texas Instruments Deutschland Gmbh, 8050 Freising Elektrisch programmierbare verknuepfungsmatrix
US4635261A (en) * 1985-06-26 1987-01-06 Motorola, Inc. On chip test system for configurable gate arrays
US4763020B1 (en) * 1985-09-06 1997-07-08 Ricoh Kk Programmable logic device having plural programmable function cells
US5032783A (en) * 1985-10-23 1991-07-16 Texas Instruments Incorporated Test circuit and scan tested logic device with isolated data lines during testing
US4857774A (en) * 1986-09-19 1989-08-15 Actel Corporation Testing apparatus and diagnostic method for use with programmable interconnect architecture
US4758745B1 (en) * 1986-09-19 1994-11-15 Actel Corp User programmable integrated circuit interconnect architecture and test method
GB8626516D0 (en) * 1986-11-06 1986-12-10 Int Computers Ltd Testing programmable logic arrays
JPH01109921A (ja) * 1987-10-23 1989-04-26 Ricoh Co Ltd プログラマブルロジックアレイ
US4893311A (en) * 1988-04-25 1990-01-09 Motorola, Inc. CMOS implementation of a built-in self test input generator (BISTIG)
JP2594130B2 (ja) * 1988-09-02 1997-03-26 三菱電機株式会社 半導体回路
US5017809A (en) * 1989-10-23 1991-05-21 Advanced Micro Devices, Inc. Method and apparatus for program verification of a field programmable logic device

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