JP6601347B2 - 異常情報伝達回路 - Google Patents

Description

本発明は、電力変換回路の異常を表す情報を、その電力変換回路と絶縁された受信装置に伝達する異常情報伝達回路に関する。

車載電動機を駆動するインバータ装置（電力変換回路）は高圧システムを構成し、インバータ装置を制御する制御装置は、高圧システムと絶縁された低圧システムを構成する。インバータ装置を構成するスイッチング素子の温度情報や、スイッチング素子の異常を通知する異常情報を表す信号を、インバータ装置から制御装置に伝達する場合、高圧システムから低圧システムに信号を伝達することになる。高圧システムと低圧システムとは絶縁されているため、インバータ装置から制御装置への信号伝達は、絶縁素子を介して行うことになる。

特許文献１には、絶縁素子としてフォトカプラを用い、さらに、フォトカプラの２次側を直列接続することで、絶縁素子から制御装置（受信装置）への伝達経路を共通化している。そして、スイッチング素子に対応する部位の少なくとも一つに異常が生じた場合、制御装置には異常を表す信号が入力される。制御装置への伝達経路を共通化することで、制御装置と絶縁素子との間の配線を簡素化することができる。

特開２００９−１３６１１５号公報

ここで、フォトカプラの２次側を直列接続する構成では、電力変換回路の複数の部位のうちのいずれかにおいて異常が生じた場合に、受信装置に入力される信号が停止される。このため、電力変換回路のどの部位で異常が生じたのかを特定することが困難である。

本発明は、上記課題に鑑みてなされたものであり、受信装置に接続される接続配線を簡素化するとともに、受信装置によって電力変換回路のどの部位で異常が生じたのかを特定可能な異常情報伝達回路を提供することを主たる目的とする。

第１の構成は、電力変換回路（ＩＮＶ）の異常を表す情報を、その電力変換回路と絶縁された受信装置（４０）に伝達する異常情報伝達回路であって、前記電力変換回路の互いに絶縁された複数の部位（ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３）と前記受信装置との間にそれぞれ設けられ、対応する前記部位からその部位における異常の発生を表す異常信号を受信し、受信した前記異常信号に応じて異常検出信号を前記受信装置へ送信する絶縁素子（Ｍｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３）と、複数の前記絶縁素子と前記受信装置との間に設けられ、前記異常検出信号に対して論理演算を行い、その論理演算の結果を前記受信装置に出力する論理演算部（３０）と、を備え、複数の前記絶縁素子と前記論理演算部とを接続する接続配線の総数よりも、前記論理演算部と前記受信装置とを接続する接続配線の総数のほうが少なく、前記絶縁素子は、前記異常信号に応じて、前記絶縁素子毎に異なる波形の前記異常検出信号を送信する。

上記構成によれば、論理演算部において異常検出信号を集約することで、受信装置に接続される接続配線（受信装置の端子）の数を低減することができる。例えば、論理演算部が受信装置に対して１本の接続配線を介して、その論理演算の結果を出力する構成とすれば、論理演算部に入力されるｎ本の接続配線を１本に集約することができる。さらに、絶縁素子が絶縁素子毎に異なる波形の異常検出信号を送信する。本構成により、受信装置は論理演算部から入力される波形に基づいて、どの絶縁素子に対応する部位に異常が生じているのか判定することが可能になる。つまり、受信装置に接続される接続配線を簡素化するとともに、受信装置によってどの部位で異常が生じたのかを特定することが可能になる。

具体的には、論理演算部は、論理回路を有して構成されることで、異常検出信号を集約する。例えば、各部位が正常である場合に異常検出信号がハイ状態とされる構成では、論理回路としてＡＮＤ回路を用いると、信号集約部の出力と、異常が生じた部位に対応する異常検出信号とが等しくなる。同様に、各部位が正常である場合に異常検出信号がロー状態とされる構成では、論理回路としてＯＲ回路を用いると、信号集約部の出力と、異常が生じた部位に対応する異常検出信号とが等しくなる。なお、論理回路に代えて、絶縁素子としてハイインピーダンス出力のものを用い、さらに、その絶縁素子の出力を結線することでワイアードＯＲをとる構成としてもよい。

第２の構成は、第１の構成において、複数の前記絶縁素子それぞれは、前記異常検出信号として周期的な信号を送信しており、複数の前記絶縁素子それぞれの送信する前記異常検出信号の周波数は互いに異なる。

絶縁素子は、異常検出信号として、絶縁素子毎に異なる周波数の周期的な信号を送信する。本構成によれば、簡易な構成で、どの絶縁素子に対応する部位に異常が生じたのかを受信装置が判定することが可能になる。ここで、「周期的な信号」は、矩形波に限定されるものではなく、正弦波やノコギリ波や三角波などであってもよい。

第３の構成は、第１又は第２の構成において、複数の前記絶縁素子それぞれは、前記異常検出信号として矩形波を送信しており、複数の前記絶縁素子それぞれの送信する前記異常検出信号のデューティは互いに異なる。

絶縁素子は、異常検出信号として、絶縁素子毎に異なるデューティの矩形波を送信する。本構成によれば、簡易な構成で、どの絶縁素子に対応する部位に異常が生じたのかを受信装置が判定することが可能になる。ここで、本構成と第２の構成とをあわせもつ構成、即ち、絶縁素子が、絶縁素子毎に周波数が異なり、かつ、デューティが異なる矩形波を出力する構成としてもよい。

第４の構成は、第１乃至第３のいずれかの構成において、前記絶縁素子は、前記電力変換回路側と前記受信装置側とを絶縁する磁気結合素子（２３，３２）と、対応する前記部位からその部位における異常の発生を表す異常信号を受信した場合に、その異常信号に応じて前記異常検出信号を出力するバッファ（２１，３３）と、を有する。

絶縁素子は、磁気結合素子によって、電力変換回路側と受信装置側とを絶縁するとともに、バッファによって、対応する部位からその部位における異常の発生を表す異常信号を受信した場合に、その異常信号を保持する。異常信号を保持することで、受信装置が異常検出信号を取得して、異常判定を行うまでの期間を確保することが可能になる。

第５の構成は、第１乃至第４の構成のいずれかにおいて、前記絶縁素子は、磁気カプラである。

絶縁素子は、具体的には磁気カプラであり、簡易な構成で異常情報伝達回路を実現することが可能になる。

第６の構成は、第１乃至第５の構成のいずれかにおいて、前記複数の部位は、複数の第１部位（ＳＷｐ１〜ＳＷｐ３）と、複数の第２部位（ＳＷｎ１〜ＳＷｎ３）とを含み、前記論理演算部として、前記複数の第１部位に対応する前記絶縁素子から出力される前記異常検出信号に対して論理演算を行い、その論理演算の結果を出力する第１論理演算部（３０Ａ）と、前記複数の第２部位に対応する前記絶縁素子から出力される前記異常検出信号に対して論理演算を行い、その論理演算の結果を出力する第２論理演算部（３０Ｂ）と、を備え、複数の前記第１部位に対応する前記絶縁素子と前記第１論理演算部とを接続する接続配線と、複数の前記第２部位に対応する前記絶縁素子と前記第２論理演算部とを接続する接続配線とを合算した総数よりも、前記第１論理演算部及び前記第２論理演算部それぞれと前記受信装置とを接続する接続配線の総数のほうが少ない。

第１論理演算部を介して、第１部位に対応する絶縁素子の出力を受信装置に入力し、第２論理演算部を介して、第２部位に対応する絶縁素子の出力を受信装置に入力する構成とする。当該構成とすることで、第１部位及び第２部位のそれぞれに異常が生じている場合に、受信装置は、第１部位における異常の判定と、第２部位における異常の判定とを行うことが可能になる。

第７の構成は、第１乃至第６の構成のいずれかにおいて、前記複数の部位は、複数の第３部位（ＳＷｐ１〜ＳＷｐ３）と、複数の第４部位（ＳＷｎ１〜ＳＷｎ３）とを含み、前記受信装置は、前記複数の第３部位に対応する前記絶縁素子に対して、前記異常検出信号を所定の第１期間において送信するように指令するとともに、前記複数の第４部位に対応する前記絶縁素子に対して、前記異常検出信号を前記第１期間と重複しない所定の第２期間において送信するように指令する。

受信装置が、第３部位に対応する絶縁素子、及び第４の部位に対応する絶縁素子に対し、期間が重複しないように異常検出信号を送信するように指令する。当該構成とすることで、第３部位及び第４部位に適用する論理演算部を共通化しつつ、第３部位及び第４部位のそれぞれに異常が生じている場合に、受信装置は、第３部位における異常の判定と、第４部位における異常の判定とを行うことができる。第６の構成に本構成を適用する場合、第１部位及び第２部位のそれぞれが第３部位と第４部位とを含む構成とするとよい。

第８の構成は、第１乃至第７の構成のいずれかにおいて、前記異常信号は、前記電力変換回路を構成し前記部位毎に設けられている半導体スイッチング素子が常時開状態となる開異常の発生を表すものと、その半導体スイッチング素子が常時閉状態となる閉異常の発生を表すものとを含み、前記絶縁素子は、前記異常信号に応じて、前記絶縁素子毎に異なり、かつ、対応する半導体スイッチング素子の前記開異常の発生時と前記閉異常の発生時とで異なる波形の前記異常検出信号を送信する。

上記構成によれば、異常が生じた半導体スイッチング素子を特定し、さらに、その半導体スイッチング素子において生じた異常が開異常及び閉異常のどちらかであるかを特定することができる。

第９の構成は、第８の構成において、前記電力変換回路は、インバータ回路（ＩＮＶ）であり、前記半導体スイッチング素子は、前記インバータ回路を構成するものであり、直列接続されている上アームスイッチング素子（ＳＷｐ１〜ＳＷｐ３）と、下アームスイッチング素子（ＳＷｎ１〜ＳＷｎ３）とのいずれか一方であり、前記受信装置は、前記インバータ回路の制御装置であって、前記異常検出信号に基づいて、前記上アームスイッチング素子及び前記下アームスイッチング素子における前記開異常の発生、及び、前記閉異常の発生を判定する判定部と、前記半導体スイッチング素子に前記閉異常が生じている場合、その閉異常が生じている半導体スイッチング素子に直列接続されている前記上アームスイッチング素子又は前記下アームスイッチング素子の駆動を停止する停止部と、前記半導体スイッチング素子に前記開異常が生じている場合、その開異常が生じている前記半導体スイッチング素子に直列接続されている前記上アームスイッチング素子又は前記下アームスイッチング素子の駆動を許可する許可部と、を有する。

異常が生じた半導体スイッチング素子と直列接続されている半導体スイッチング素子において、異常が生じた半導体スイッチング素子の異常の種類に応じた制御を実施する。当該制御によって、インバータ回路を構成する半導体スイッチング素子に異常が生じた場合であっても、インバータ回路を継続して動作させることが可能になる。

インバータ装置の電気的構成を表す図。 インバータ装置が実装される回路基板を表す概略図。 パワーカード（半導体スイッチング素子）の構成を表す概略図。 磁気カプラの電気的構成を表す図。 第１実施形態における磁気カプラと論理回路との接続を表す図。 各半導体スイッチング素子の正常時及び異常時に出力される異常検出信号を示す表。 周波数が互いに異なる異常検出信号を表す図。 デューティが互いに異なる異常検出信号を表す図。 第３実施形態における磁気カプラと論理回路との接続を表す図。 第４実施形態における磁気カプラと論理回路との接続を表す図。 各半導体スイッチング素子の正常時、開異常時、及び閉異常時に出力される異常検出信号を示す表。 第８実施形態における絶縁素子を表す図。 第９実施形態における磁気カプラと論理回路との接続を表す図。

（第１実施形態）
以下、「電力変換回路」に適用される「異常情報伝達回路」をハイブリッド車に適用した実施形態について、図面を参照しつつ説明する。

図１に、本実施形態にかかる電力変換装置の電気的構成を示す。モータジェネレータ１０は、駆動輪や内燃機関に機械的に連結されている。モータジェネレータ１０は、インバータ装置ＩＮＶに接続されている。インバータ装置ＩＮＶ（電力変換回路）は、直流電源１２の出力電圧を入力電圧とし、直流電力を交流電力に変換するものである。ここで、直流電源１２は、端子電圧がたとえば１００Ｖ以上の高電圧となる高電圧バッテリである。なお、直流電源は、昇降圧コンバータなどであってもよい。

インバータ装置ＩＮＶは、高電圧側のスイッチング素子ＳＷｐ１〜ＳＷｐ３（上アームスイッチング素子）及び低電圧側のスイッチング素子ＳＷｎ１〜ＳＷｎ３（下アームスイッチング素子）の直列接続体が３つ並列接続されて構成されている。そして、これら各スイッチング素子ＳＷｐ１〜ＳＷｐ３、及び、スイッチング素子ＳＷｎ１〜ＳＷｎ３の接続点が、モータジェネレータ１０の各相にそれぞれ接続されている。スイッチング素子ＳＷｐ１，ＳＷｎ１がＵ相、スイッチング素子ＳＷｐ２，ＳＷｎ２がＶ相、スイッチング素子ＳＷｐ３，ＳＷｎ３がＷ相にそれぞれ相当する。

また、上記高電圧側のスイッチング素子ＳＷｐ１〜ＳＷｐ３及び低電圧側のスイッチング素子ＳＷｎ１〜ＳＷｎ３のそれぞれの入出力端子間（コレクタ及びエミッタ間）には、高電圧側のフリーホイールダイオードＦＤｐ１〜３及び低電圧側のフリーホイールダイオードＦＤｎ１〜３のカソード及びアノードが接続されている。

コンデンサＣＡは、上アームスイッチＳＷｐ１〜ＳＷｐ３のコレクタ（高電圧側端子）と、下アームスイッチＳＷｎ１〜ＳＷｎ３のエミッタ（低電圧側端子）とに接続され、その両端子間の電圧を平滑化する平滑コンデンサである。

なお、上記インバータ装置ＩＮＶを構成する半導体スイッチング素子ＳＷ（ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３）は、いずれもパワー半導体であり、より具体的には、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。

制御装置４０は、マイクロコンピュータであって、インバータ装置ＩＮＶを操作することで、モータジェネレータ１０の制御量を制御するためのデジタル処理手段である。詳しくは、制御装置４０は、後述する絶縁手段としての磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３を備えるインターフェース４２を介して、インバータ装置ＩＮＶの各スイッチング素子ＳＷに操作信号を出力することで、インバータ装置ＩＮＶを操作する。

より具体的には、制御装置４０はインターフェース４２を介して各スイッチング素子ＳＷの制御端子（ゲート）に対して駆動信号を入力する駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３に駆動指令信号を出力する。駆動指令信号とは、具体的には、インバータ装置ＩＮＶの出力電圧の目標値と、インバータ装置ＩＮＶの入力電圧の検出値とに基づいて設定されるＰＷＭ（Pulse Width Modulation）信号である。ここで、インターフェース４２に絶縁手段を備えるのは、インバータ装置ＩＮＶや直流電源１２を備える高電圧システムと、制御装置４０を備える低電圧システムとを絶縁するためである。

スイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３のエミッタはそれぞれ絶縁されており、それぞれ異なる基準電圧に接続されている。また、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３は、駆動対象のスイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３のエミッタに接続されている。駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３は、駆動対象のスイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３のエミッタの電圧を基準電圧として、駆動対象のスイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３のゲートに電圧を印加する。

図２に、本実施形態にかかるインバータ装置ＩＮＶが実装される回路基板５０を示す。図示される回路基板５０は、インバータ装置ＩＮＶに接続される高電圧回路領域ＨＶと、低電圧回路領域ＬＶとの双方を有する。ここで、基本的には、図中、右側（上アームスイッチＳＷｐ３に対し、上アームスイッチＳＷｐ２が設けられている方向と逆の方向）の領域が低電圧回路領域ＬＶであり、中央及び左側（上アームスイッチＳＷｐ３に対し、上アームスイッチＳＷｐ２が設けられている方向）の領域が高電圧回路領域ＨＶである。ただし、高電圧回路領域ＨＶ内には、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３のように、低電圧システムと高電圧システムとの双方を構成する部品も混在している。

制御装置４０は、図中右側の低電圧回路領域ＬＶに配置されている。インバータ装置ＩＮＶを構成する各スイッチング素子ＳＷの駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３の電源回路を構成するフライバックコンバータ用の電解コンデンサ（図示略）は、低電圧システムを構成するものとして、低電圧回路領域ＬＶに配置されている。また、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３の電源回路を構成するフライバックコンバータ用のトランス（図示略）の１次巻線側は低電圧システムを構成するものとして低電圧回路領域ＬＶに配置され、２次巻線側は高電圧システムを構成するものとして高電圧回路領域ＨＶに配置されている。

図３に示すように、上記インバータ装置ＩＮＶを構成する各スイッチング素子ＳＷは、回路基板５０の裏面（図２に示された面の裏面）側から回路基板５０に差し込まれて接続されている。ここで、各スイッチング素子ＳＷは、他の素子とともに絶縁材料で被覆されてパワーカードＰＷＣ（モジュール）を構成している。パワーカードＰＷＣには、フリーホイールダイオードＦＤや感温ダイオードＳＤも収納されているが、図３では、フリーホイールダイオードＦＤの記載を省略している。

パワーカードＰＷＣは、高電圧側のスイッチング素子ＳＷｐが収納されたものと、低電圧側のスイッチング素子ＳＷｎが収納されたものとで互いに同一構造である。パワーカードＰＷＣは、絶縁材料から外部へ露出した複数の信号端子を有する。具体的には、スイッチング素子ＳＷのゲート端子Ｇ、エミッタ検出端子ＫＥ、センス端子ＳＥ、感温ダイオードＳＤのアノードＡおよびカソードＫの各端子が、回路基板５０に挿入され接続されている。ここで、エミッタ検出端子ＫＥは、スイッチング素子ＳＷのエミッタＥに接続され、エミッタＥと同電圧の電極である。コレクタ検出端子ＫＣは、スイッチング素子ＳＷのコレクタに接続され、コレクタと同電圧の電極である。センス端子ＳＥは、スイッチング素子ＳＷを流れる電流と相関を有する微小電流を出力するための端子である。

図２に示すように、スイッチング素子ＳＷは、高電圧システムを構成するものであるため、これら各スイッチング素子ＳＷを他の回路と絶縁すべく、回路基板５０には、絶縁領域ＩＡが設けられている。絶縁領域ＩＡは、回路（素子や配線や電源パターン）が配置されない領域である。

図中上の列には、上アームスイッチＳＷｐ１〜ＳＷｐ３を備えるパワーカードＰＷＣの端子が示されており、これらは互いに絶縁領域ＩＡによって隔離されている。そして、絶縁領域ＩＡによって囲まれた領域に上アームスイッチＳＷｐ１〜ＳＷｐ３を駆動する駆動回路Ｄｐ１〜Ｄｐ３が実装されている。これは、各上アームスイッチＳＷｐ１〜ＳＷｐ３同士のエミッタ検出端子ＫＥの電圧が、対応する下アームスイッチＳＷｎ１〜ＳＷｎ３がオン状態であるかオフ状態であるかに応じて、大きく変動するからである。このため、これらの駆動回路Ｄｐ１〜Ｄｐ３の動作電圧自体は小さいとはいえ、駆動回路Ｄｐ１〜Ｄｐ３同士を絶縁する必要が生じる。上記絶縁領域ＩＡの幅は、法規による要請や、絶縁破壊等を回避する観点から定められる。

また、図中下の列には、下アームスイッチＳＷｎ１〜ＳＷｎ３を備えるパワーカードＰＷＣの端子が示されている。これら下アームスイッチＳＷｎ１〜ＳＷｎ３に対応するエミッタ検出端子ＫＥの電圧が近いため、これらの間に絶縁領域ＩＡが設けられていない。駆動回路Ｄｎ１〜Ｄｎ３の構成部品の動作電圧自体は、必ずしも低電圧回路領域ＬＶ内の部品と比較して大きいわけではない。このため、これら下アームスイッチＳＷｎ１〜ＳＷｎ３の駆動回路Ｄｎ１〜Ｄｎ３同士は、回路基板５０上において必ずしも絶縁領域ＩＡを設ける必要がない。

しかしながら、駆動回路Ｄｎ１〜Ｄｎ３の基準電圧（対応するスイッチＳＷｎ１〜ＳＷｎ３のエミッタの電圧）は、インバータ装置ＩＮＶの動作中において、スイッチＳＷｎ１〜ＳＷｎ３のエミッタ間の抵抗成分及び誘導成分により互いに異なるものである。このため、駆動回路Ｄｎ１〜Ｄｎ３の間において、絶縁領域ＩＡは設けられていないものの、駆動回路Ｄｎ１〜Ｄｎ３同士は絶縁されている。

駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３（以下、駆動回路Ｄとも記載する）は、対応するスイッチング素子ＳＷのゲート端子Ｇ、エミッタ検出端子ＫＥに接続されて、スイッチング素子ＳＷのゲート端子Ｇに電圧を印加することで、スイッチング素子ＳＷを駆動する。

さらに、本実施形態の駆動回路Ｄは、対応するスイッチング素子ＳＷのセンス端子ＳＥ、並びに、感温ダイオードＳＤのアノードＡ及びカソードＫに接続される。そして、駆動回路Ｄは、センス端子ＳＥの電圧値に基づいて、スイッチング素子ＳＷに流れる電流を検出する。また、駆動回路Ｄは、感温ダイオードＳＤのアノードＡとカソードＫとの間の電圧に基づいて、スイッチング素子ＳＷの温度を検出する。また、駆動回路Ｄは、スイッチング素子ＳＷに流れる電流の検出値、及び、スイッチング素子ＳＷの温度の検出値に基づいて、スイッチング素子ＳＷの異常を判定する。また、駆動回路Ｄは、駆動回路Ｄ自身の異常を判定する。そして、駆動回路Ｄは、スイッチング素子ＳＷ及び駆動回路Ｄの異常情報（即ち、スイッチング素子ＳＷに対応する異常）を表す異常信号を「受信装置」としての制御装置４０に送信する。なお、異常判定の主体はスイッチング素子ＳＷや他のＩＣであってもよい。

ここで、上述したように、駆動回路Ｄと制御装置４０とはインターフェース４２を介して接続されている。より具体的には、駆動回路Ｄと制御装置４０とは、インターフェース４２を構成する磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３（以下、磁気カプラＭとも記載する）を介して接続されている。磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、「絶縁素子」に相当し、インバータ装置ＩＮＶの互いに絶縁された複数の部位（スイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３及び駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３）と制御装置４０との間にそれぞれ設けられている。磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、対応する部位（駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３）から、その部位における異常の発生を表す異常信号を受信し、受信した異常信号に応じて異常検出信号を制御装置４０へ送信する。

図４に示すように、磁気カプラＭは、駆動回路Ｄ側に入力回路２２、制御装置４０側に出力回路２１、そして、入力回路２２と出力回路２１との間に絶縁素子であるトランス２３を備えている。入力回路２２は、磁気カプラＭに駆動回路Ｄから入力される入力信号を受信する。そして、入力回路２２は、入力信号に応じて、トランス２３を介してパルス信号を出力回路２１に送信する。出力回路２１は、入力回路２２から送信されたパルス信号に応じて、磁気カプラＭから制御装置４０に対して出力信号を送信する。ここで、駆動回路Ｄから入力回路２２に入力される信号は、駆動回路Ｄが検知した異常信号である。トランス２３が「磁気結合素子」に相当し、出力回路２１が「バッファ」に相当する。

さらに、磁気カプラＭは、制御装置４０側に入力回路２４、駆動回路Ｄ側に出力回路２５、そして、入力回路２４と出力回路２５との間に絶縁素子であるトランス２６を備えている。入力回路２４は、磁気カプラＭに制御装置４０から入力される入力信号を受信する。そして、入力回路２４は、入力信号に応じて、トランス２６を介してパルス信号を出力回路２５に送信する。出力回路２５は、入力回路２４から送信されたパルス信号に応じて、磁気カプラＭから駆動回路Ｄに対して出力信号を送信する。ここで、制御装置４０から入力回路２４に入力される信号は、駆動回路Ｄに対する駆動指令信号である。

ここで、磁気カプラＭの出力回路２１は、スイッチＳ１，Ｓ２を駆動することで信号を出力する。スイッチＳ１，Ｓ２はＭＯＳ−ＦＥＴであり、磁気カプラＭの動作時において、スイッチＳ１，Ｓ２のいずれか一方がオン状態にされる。スイッチＳ１がオン状態にされると、出力端子と電源とが導通状態とされて出力端子からハイ状態の信号が出力される。また、スイッチＳ２がオン状態にされると、出力端子と接地電圧とが導通状態とされて出力端子からロー状態の信号が出力される。つまり、磁気カプラＭは、所定の基準電圧（接地電圧）を基準としてハイ状態及びロー状態の二値の一方をとる二値信号によって、入力信号に応じて出力信号を送信するものである。なお、磁気カプラＭの出力回路２５も出力回路２１と同様に、スイッチＳ３，Ｓ４を駆動することで信号を出力する。

図５に示すように、本実施形態では、回路構成を簡略化するために、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、制御装置４０との間に論理回路３０を設ける構成としている。ここで、回路構成の簡略化とは、制御装置４０において異常情報の受信に用いる端子数の低減化や、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、制御装置４０との間の接続配線の簡略化のことである。

本実施形態の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、１次側の駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力された場合に、それぞれ２次側（制御装置４０側）において、異常検出信号として周期的な信号、例えば、矩形波を送信する。さらに、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なる波形の異常検出信号、より具体的には、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なる周波数の異常検出信号を送信する。ここで、異常検出信号の一周期に対するオン時間の比率（デューティ）は、例えば、５０％とする。

また、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、１次側の駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力されていない場合、つまり、対応するスイッチング素子ＳＷ及び駆動回路Ｄが正常である場合、ハイ状態の信号を出力し続ける。言い換えると、デューティ１００％の信号を出力し続ける。

図６に、各スイッチング素子ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３（Ｕ，Ｖ，Ｗ相上アーム、Ｕ，Ｖ，Ｗ相下アーム）の正常時及び異常時に出力される異常検出信号を表として示す。

図７に、磁気カプラＭ１（磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３のいずれか１つ）と、磁気カプラＭ２（磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３のうち、磁気カプラＭ１と異なるもの）とが出力する異常検出信号を示す。図７において、磁気カプラＭ１は、周波数ｆ１の異常検出信号を出力し、磁気カプラＭ２は、周波数ｆ１とは異なる周波数ｆ２の異常検出信号を出力している。

ここで、磁気カプラＭは、対応する駆動回路Ｄから出力される異常信号をそのまま異常検出信号として制御装置４０側に出力するものであってもよい。即ち、駆動回路Ｄが、駆動回路Ｄ毎に異なる周波数の周期的な異常信号を出力するものであってもよい。

また、駆動回路Ｄから異常信号が入力された磁気カプラＭが、磁気カプラＭ毎に異なる周波数の異常検出信号を出力するものであってもよい。この場合、例えば、駆動回路Ｄが異常信号としてパルス波を磁気カプラＭに送信し、そのパルス波を受信した磁気カプラＭがその異常信号を保持し、磁気カプラＭ毎に異なる周波数の周期的な異常検出信号を出力するものであってもよい。

論理回路３０は、全ての磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の出力信号を集約した上で論理演算を実施する。そして、制御装置４０に対して一本の接続配線を介して、その論理演算の結果を出力する。これにより、複数の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３から制御装置４０に対して異常信号が入力される経路を共通化する。ここで、複数の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と論理回路３０とを接続する接続配線の総数よりも、論理回路３０と制御装置４０とを接続する接続配線の総数のほうが少ないものであればよい。即ち、６個の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と論理回路３０とを接続する接続配線の総数（６本）よりも、論理回路３０と制御装置４０とを接続する接続配線の総数が少ないものであればよい。

さらに、論理回路３０は、ＡＮＤ回路を用いることで、全ての磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の出力信号の論理積をとり、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３のいずれか１つから異常検出信号が入力された場合に、制御装置４０に対してその異常検出信号をそのまま出力する。これにより、制御装置４０は、論理回路３０から矩形波が入力される場合、その矩形波の周波数を取得し、その取得した周波数に基づいて、どの磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３から異常検出信号が出力されているかを判定することができる。つまり、制御装置４０は、どの磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に対応するスイッチング素子ＳＷ又は駆動回路Ｄに異常が生じているかを判定することができる。

図５に示すように、論理回路３０は、隣り合う磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３を直列接続（シリアル接続）する。ここで、図２に示すように、磁気カプラＭｎ３と磁気カプラＭｎ２とが隣り合い、磁気カプラＭｎ２と磁気カプラＭｎ１とが隣り合い、磁気カプラＭｎ１と磁気カプラＭｐ１とが隣り合い、磁気カプラＭｐ１と磁気カプラＭｐ２とが隣り合い、磁気カプラＭｐ２と磁気カプラＭｐ３とが隣り合っている。

論理回路３０は、磁気カプラＭｎ３の出力と磁気カプラＭｎ２の出力とが入力されるＡＮＤ回路Ａｎ２を備えている。また、そのＡＮＤ回路Ａｎ２の出力と磁気カプラＭｎ１の出力とが入力されるＡＮＤ回路Ａｎ１を備えている。また、そのＡＮＤ回路Ａｎ１の出力と磁気カプラＭｐ１の出力とが入力されるＡＮＤ回路Ａｐ１を備えている。また、そのＡＮＤ回路Ａｐ１の出力と磁気カプラＭｐ２の出力とが入力されるＡＮＤ回路Ａｐ２を備えている。また、そのＡＮＤ回路Ａｐ２の出力と磁気カプラＭｐ３の出力とが入力されるＡＮＤ回路Ａｐ３を備えている。

本構成では、上述した通り、隣り合う磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３を直列接続するようにＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２を設ける構成とした。これにより、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と論理回路３０と制御装置４０との間の配線をより簡素化することができる。

図２に示すとおり、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２において、出力が制御装置４０に入力される「第２の論理素子」であるＡＮＤ回路Ａｐ３に対応する磁気カプラＭｐ３は、制御装置４０との距離が最も近いものである。このため、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と論理回路３０と制御装置４０との間の配線Ｌの長さを短くすることができる。これにより、制御装置４０が駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３の異常をより早く取得することが可能になる。

さらに、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力されていない場合、つまり、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３のいずれも異常を検知していない場合、ハイ状態の信号を出力し続ける。また、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２の入力端子は、抵抗を介して電源に接続されることでプルダウンされている。このため、システム全体として異常が発生していない場合、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２にはハイ状態の信号が入力され、論理回路３０（ＡＮＤ回路Ａｐ３）から、システム全体が正常であることを表すハイ状態の信号が出力される。

この構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２との接続において、断線などによって開異常が生じた場合、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２の入力のうち一つが矩形波とされる。これにより、論理回路３０からは、異常の発生を表す矩形波が出力される。また、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２同士の接続において、断線などによって開異常が生じた場合、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１の入力のうち一つがロー状態とされる。これにより、論理回路３０からは、異常の発生を表すロー状態の信号が出力される。

つまり、本構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２との接続における開異常、及び、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２同士の接続における開異常をシステム全体における異常として検出することが可能となる。

また、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３自身の異常によって、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の動作が停止した場合、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２の入力のうち一つがロー状態とされる。これにより、論理回路３０からは、システム全体としての異常の発生を表すロー状態の信号が出力される。つまり、本構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３自身における異常をシステム全体における異常として検出することが可能となる。

（第２実施形態）
第１実施形態では、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３が、異常検出信号として、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なる周波数の矩形波を出力する構成とした。これを変更し、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３が、異常検出信号として、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に同一の周波数、且つ、異なるデューティの矩形波を出力する構成とする。

図８に、磁気カプラＭ１（磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３のいずれか１つ）と、磁気カプラＭ２（磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３のうち、磁気カプラＭ１と異なるもの）とが出力する異常検出信号を示す。図８に示すように、磁気カプラＭ１は、駆動回路Ｄｐ１から異常信号が入力された場合に、例えば、デューティ４０％の矩形波を出力する構成とし、磁気カプラＭ２は、駆動回路Ｄｐ２から異常信号が入力された場合に、例えば、デューティ６０％の矩形波を出力する。

このような構成にすることで、制御装置４０は、論理回路３０から矩形波が入力される場合、その矩形波のデューティを取得し、その取得したデューティに基づいて、どの磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３から異常検出信号が出力されているかを判定することができる。つまり、制御装置４０は、どの磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に対応するスイッチング素子ＳＷ又は駆動回路Ｄに異常が生じているかを判定することができる。

（第３実施形態）
第３実施形態の構成を図９に示す。本実施形態では、磁気カプラＭｐ１〜Ｍｐ３がＡＮＤ回路Ａｐ１，Ａｐ２から構成される第１の論理回路３０Ａ（第１論理演算部）によって直列接続され、磁気カプラＭｎ１〜Ｍｎ３がＡＮＤ回路Ａｎ１，Ａｎ２から構成される第２の論理回路３０Ｂ（第２論理演算部）によって直列接続されている。そして、論理回路３０Ａ，３０Ｂの出力がそれぞれ独立して制御装置４０に入力される。

つまり、第１の論理回路３０Ａには、上アームスイッチＳＷｐ１〜ＳＷｐ３（第１部位）に対応する磁気カプラＭｐ１〜Ｍｐ３から異常検出信号が入力される。同様に、第２の論理回路３０Ｂには、下アームスイッチＳＷｎ１〜ＳＷｎ３（第２部位）に対応する磁気カプラＭｎ１〜Ｍｎ３から異常検出信号が入力される。

即ち、複数の第１部位に対応する磁気カプラＭｐ１〜Ｍｐ３と第１論理回路３０Ａとを接続する接続配線と、複数の第２部位に対応する磁気カプラＭｎ１〜Ｍｎ３と第２論理回路３０Ｂとを接続する接続配線とを合算した総数よりも、第１論理回路３０Ａ及び第２論理回路３０Ｂそれぞれと制御装置４０とを接続する接続配線の総数のほうが少ない構成としている。

本実施形態の構成によれば、上アームスイッチＳＷｐ１〜ＳＷｐ３のいずれか一つと、下アームスイッチＳＷｎ１〜ＳＷｎ３のいずれか一つとに同時に異常が生じた場合に、制御装置４０は、どの部位において異常が生じたのかを判定することができる。

制御装置４０が上アームスイッチＳＷｐ１〜ＳＷｐ３の駆動回路Ｄｐ１〜Ｄｐ３の異常信号と下アームスイッチＳＷｎ１〜ＳＷｎ３の駆動回路Ｄｎ１〜Ｄｎ３の異常信号とを独立して取得することで、制御装置４０が駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３の異常をより早く取得することが可能になる。

（第４実施形態）
第４実施形態の構成を図１０に示す。本実施形態では、磁気カプラＭｐ１，Ｍｎ１の出力がＡＮＤ回路Ａ１に入力され、磁気カプラＭｐ２，Ｍｎ２の出力がＡＮＤ回路Ａ２に入力され、磁気カプラＭｐ３，Ｍｎ３の出力がＡＮＤ回路Ａ３に入力される。そして、ＡＮＤ回路Ａ１〜Ａ３の出力がそれぞれ独立して制御装置４０に入力される。

本実施形態の構成によれば、Ｕ相の上下アームスイッチＳＷｐ１，ＳＷｎ１のいずれか１つと、Ｖ相の上下アームスイッチＳＷｐ２，ＳＷｎ２のいずれか１つと、Ｗ相の上下アームスイッチＳＷｐ３，ＳＷｎ３のいずれか１つと、に同時に異常が生じた場合に、制御装置４０は、どの部位において異常が生じたのかを判定することができる。

（第５実施形態）
本実施形態の構成では、図５に示した第１実施形態の構成と同様に、論理回路３０を介して、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の出力を制御装置４０に入力する構成とする。

ここで、本実施形態の制御装置４０は、「第３部位」としての上アームスイッチＳＷｐ１〜ＳＷｐ３に対応する磁気カプラＭｐ１〜Ｍｐ３に対して、異常検出信号を所定の第１期間において送信するように指令する。また、制御装置４０は、「第４部位」としての下アームスイッチＳＷｎ１〜ＳＷｎ３に対応する磁気カプラＭｎ１〜Ｍｎ３に対して、異常検出信号を第１期間と重複しない所定の第２期間において送信するように指令する。

ここで、制御装置４０が各磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に対して異常検出信号を送信するように指令する指令信号は、具体的には、互いに周波数の異なる矩形波である。なお、当該指令信号は、「第３部位」を示すビット列（例えば０）を表すデジタル信号、及び、「第４部位」を示すビット列（例えば１）を表すデジタル信号であってもよい。この場合、０を表すデジタル信号が磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に入力されると、磁気カプラＭｐ１〜Ｍｐ３が異常検出信号を出力し、１を表すデジタル信号が磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に入力されると、磁気カプラＭｎ１〜Ｍｎ３が異常検出信号を出力する。

つまり、制御装置４０は、磁気カプラＭｐ１〜Ｍｐ３に対して、異常検出信号を送信するように指令する場合、周波数Ａ、かつ、所定のデューティ（例えば、５０％）の矩形波を、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に対して出力する。周波数Ａ、かつ、所定のデューティの矩形波を受信した磁気カプラＭｐ１〜Ｍｐ３は、制御装置４０に対して異常検出信号を出力する。

また、制御装置４０は、磁気カプラＭｎ１〜Ｍｎ３に対して、異常検出信号を送信するように指令する場合、周波数Ｂ（≠Ａ）、かつ、所定のデューティ（例えば、５０％）の矩形波を、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に対して出力する。周波数Ｂ、かつ、所定のデューティの矩形波を受信した磁気カプラＭｎ１〜Ｍｎ３は、制御装置４０に対して異常検出信号を出力する。

本実施形態の構成によれば、上アームスイッチＳＷｐ１〜ＳＷｐ３のいずれか一つと、下アームスイッチＳＷｎ１〜ＳＷｎ３のいずれか一つとに同時に異常が生じた場合に、制御装置４０は、どの部位において異常が生じたのかを判定することができる。また、論理回路３０を磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３で共通化することができる。

ここで、制御装置４０は、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なった期間で、異常検出信号を出力するように指令してもよい。制御装置４０が各磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に対して異常検出信号を送信するように指令する指令信号は、具体的には、互いに周波数の異なる矩形波である。なお、当該指令信号は、各絶縁素子を示すビット列（例えば、Ｍｐ１：０００，Ｍｐ２：００１，Ｍｐ３：０１０，Ｍｎ１：１００，Ｍｎ２：１０１，Ｍｎ３：１１０）を表すデジタル信号であってもよい。この場合、例えば、０００を表すデジタル信号が磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に入力されると、磁気カプラＭｐ１が異常検出信号を出力し、１００を表すデジタル信号が磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に入力されると、磁気カプラＭｎ１が異常検出信号を出力する。

（第６実施形態）
本実施形態の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、１次側の駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力された場合に、それぞれ２次側（制御装置４０側）において、異常検出信号として周期的な信号、例えば、矩形波を送信する。さらに、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なる周波数の異常検出信号を送信する。

ここで、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、スイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３において開異常が生じている場合、デューティ３０％の異常検出信号を出力する。また、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、スイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３において閉異常が生じている場合、デューティ７０％の異常検出信号を出力する。つまり、開異常と閉異常とで異なるデューティの異常検出信号を出力する。これにより、「判定部」としての制御装置４０は、異常検出信号に基づいて、どのスイッチＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３において異常が生じているかの特定に加えて、開異常及び閉異常のいずれが生じているかの判定を実施できる。

図１１に、各スイッチング素子ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３（Ｕ，Ｖ，Ｗ相上アーム、Ｕ，Ｖ，Ｗ相下アーム）の正常時、開異常時、及び閉異常時に出力される異常検出信号を表として示す。

ここで、開異常とは、スイッチＳＷが駆動端子（ゲート端子）に入力される信号に依らず常時開状態となる異常（オープン故障）であり、閉異常とは、スイッチＳＷが駆動端子（ゲート端子）に入力される信号に依らず常時閉状態となる異常（ショート故障）である。開異常及び閉異常は、スイッチＳＷ自身の異常に加えて、スイッチＳＷと他の素子との配線の異常によっても生じるものである。

さらに、本実施形態の制御装置４０は、各スイッチＳＷの異常の種別に応じて、その異常が生じているスイッチＳＷに直列接続されているスイッチＳＷ（同一のレグに属するスイッチＳＷ）の駆動を制限する。

即ち、「停止部」としての制御装置４０は、スイッチＳＷに閉異常が生じている場合、その閉異常が生じているスイッチＳＷに直列接続されているスイッチＳＷの駆動を停止する。これにより、上アームスイッチと下アームスイッチとが同時にオン状態とされて、直流電源１２の両端子がショートすることを抑制できる。

また、「許可部」としての制御装置４０は、スイッチＳＷに開異常が生じている場合、その開異常が生じているスイッチＳＷに直列接続されているスイッチＳＷの駆動を許可する。これにより、スイッチＳＷに異常が生じている場合であっても、異常が生じているスイッチＳＷに直列接続されているスイッチＳＷに対して電流を流すことが可能になり、他のレグに属するスイッチＳＷに流れる電流の増加を抑制することができる。

また、上記実施形態では、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なる周波数の異常検出信号を送信し、さらに、開異常と閉異常とで異なるデューティの異常検出信号を出力する構成としたが、これを変更してもよい。即ち、各磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３において、開異常と閉異常とで異なる周波数の異常検出信号を出力するとともに、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なる周波数の異常検出信号を送信する構成としてもよい。

つまり、スイッチＳＷｐ１の開異常を周波数Ａで表し、スイッチＳＷｐ１の閉異常を周波数Ｂで表し、スイッチＳＷｐ２の開異常を周波数Ｃで表し、スイッチＳＷｐ２の閉異常を周波数Ｄで表し、スイッチＳＷｐ３の開異常を周波数Ｅで表し、スイッチＳＷｐ３の閉異常を周波数Ｆで表し、スイッチＳＷｎ１の開異常を周波数Ｇで表し、スイッチＳＷｎ１の閉異常を周波数Ｈで表し、スイッチＳＷｎ２の開異常を周波数Ｉで表し、スイッチＳＷｎ２の閉異常を周波数Ｊで表し、スイッチＳＷｎ３の開異常を周波数Ｋで表し、スイッチＳＷｎ３の閉異常を周波数Ｌで表す構成としてもよい（ただし、周波数Ａ〜Ｌは互いに異なる値）。

（第７実施形態）
第１実施形態では、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３が、異常検出信号として、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なる周波数の矩形波を出力する構成とした。第５実施形態では、これを変更し、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３が、異常検出信号として、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に同一の周波数、且つ、異なるデューティの矩形波を出力する構成とする。

例えば、磁気カプラＭｐ１は異常検出信号としてデューティ３０％の矩形波を、磁気カプラＭｐ２は異常検出信号としてデューティ３５％の矩形波を、磁気カプラＭｐ３は異常検出信号としてデューティ４０％の矩形波を、磁気カプラＭｎ１は異常検出信号としてデューティ４５％の矩形波を、磁気カプラＭｎ２は異常検出信号としてデューティ５０％の矩形波を、磁気カプラＭｎ３は異常検出信号としてデューティ５５％の矩形波を、それぞれ出力する構成とする。制御装置４０は、受信した異常検出信号のデューティに基づいて、どの磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に対応するスイッチＳＷに異常が生じているかを判定することができる。

なお、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３が、異常検出信号として、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なる周波数、且つ、異なるデューティの矩形波を出力する構成としてもよい。

（第８実施形態）
上記実施形態では、「絶縁素子」として、磁気カプラを用いたが、これを変更し、レシーバ３１、絶縁トランス３２、及びドライバ３３を用いてもよい。具体的には、図１２に示すように、１次側の駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力されるレシーバ３１（バッファ）と、レシーバから信号が１次コイルに入力される絶縁トランス３２と、絶縁トランス３２の２次コイルから信号が入力され、制御装置４０側に信号を出力するドライバ３３（バッファ）とを用いる構成としてもよい。バッファによって、一次側と二次側とを分離する。

（第９実施形態）
第９実施形態の磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力された場合に、異常検出信号として周期的な信号、例えば、矩形波を送信する。さらに、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３毎に異なる周波数の異常検出信号を送信する。ここで、異常検出信号の一周期に対するオフ時間の比率（デューティ）は、例えば、５０％とする。また、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３は、１次側の駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３から異常を表す異常信号が入力されていない場合、つまり、各スイッチング素子ＳＷが正常である場合、ロー状態の信号を出力し続ける。

さらに、第９実施形態の論理回路３０Ｃは、ＯＲ回路を用いることで、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の１つから異常検出信号が入力された場合に、制御装置４０に対してその異常検出信号をそのまま出力する。これにより、制御装置４０は、論理回路３０から矩形波が入力される場合、その矩形波の周波数を取得し、その取得した周波数に基づいて、どの磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３から異常検出信号が出力されているかを判定することができる。つまり、制御装置４０は、どの磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３に対応するスイッチング素子ＳＷに異常が生じているかを判定することができる。

図１３に第９実施形態の構成を示す。論理回路３０Ｃは、磁気カプラＭｎ３，Ｍｎ２の出力は、ＯＲ回路Ｏｎ２に入力される。また、そのＯＲ回路Ｏｎ２の出力と磁気カプラＭｎ１の出力とは、ＯＲ回路Ｏｎ１に入力される。また、そのＡＮＤ回路Ａｎ１の出力と磁気カプラＭｐ１の出力とはＯＲ回路Ｏｐ１に入力される。また、そのＯＲ回路Ｏｐ１の出力と磁気カプラＭｐ２の出力とは、ＯＲ回路Ｏｐ２に入力される。また、そのＯＲ回路Ｏｐ２の出力と磁気カプラＭｐ３の出力とは、ＯＲ回路Ｏｐ３に入力される。ＯＲ回路Ｏｐ３の出力信号は、論理回路３０Ｃの出力信号として制御装置４０に入力される。

論理回路３０ＣがＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２を備える図１３の構成では、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２の入力がプルアップされている。さらに、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３のいずれも異常を検知していない場合、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３はロー状態の信号を出力し続ける。

上記構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３とＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２との接続に開異常が生じた場合、制御装置４０に対してシステム全体としての異常の発生を表すハイ状態の信号が入力される。同様に、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２同士の接続に開異常が生じた場合、制御装置４０に対してシステム全体としての異常の発生を表すハイ状態の信号が入力される。また、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３の動作が停止した場合に、制御装置４０に対してシステム全体としての異常の発生を表すハイ状態の信号が入力される。

つまり、上記構成によれば、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３と、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２との接続における開異常、及び、ＯＲ回路Ｏｐ１〜Ｏｐ３，Ｏｎ１，Ｏｎ２同士の接続における開異常をシステム全体における異常として検出することが可能となる。

（他の実施形態）
・ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２の入力側のプルアップを省略する構成としてもよい。ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１，Ａｎ２の入力側のプルダウンを省略する構成では、磁気カプラＭｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３が、駆動回路Ｄｐ１〜Ｄｐ３，Ｄｎ１〜Ｄｎ３が異常を検知していない場合、ハイ状態の信号を出力し続けなくともよい。

・第１実施形態の構成において、ＡＮＤ回路Ａｐ１〜Ａｐ３，Ａｎ１〜Ａｎ３に代えてＮＡＮＤ回路を用いてもよい。この場合、各ＮＡＮＤ回路の出力が隣り合うＮＡＮＤ回路に対して反転して入力される構成とするとよい。同様に、第９実施形態の構成において、ＯＲ回路に代えてＮＯＲ回路を用いてもよい。この場合、各ＮＯＲ回路の出力が隣り合うＮＯＲ回路に対して反転して入力される構成とするとよい。

・上記実施形態では、論理素子として、２入力１出力のＯＲ回路やＡＮＤ回路を用いる構成としたが、これを変更し、ｎ入力１出力のＯＲ回路やＡＮＤ回路を用いてもよい（ｎは３以上の自然数）。

・「電力変換回路」は、インバータ回路以外のものであってもよい。例えば、ＤＣＤＣコンバータなどであってもよい。

・図４に示した磁気カプラＭの出力回路２１，２５は、プッシュプル方式であり、ハイ状態（電源電圧）又はロー状態（接地電圧）の電圧を出力する。これを変更し、オープンドレイン方式であってもよい。出力回路２１，２５をオープンドレイン方式とすると、出力回路２１，２５は、オープン状態となるか、接地電圧（基準電圧）を出力する。

・「絶縁素子」として、容量結合方式の絶縁素子を用いてもよい。また、フォトカプラなどを用いてもよい。

・磁気カプラＭが出力する「周期的な信号」は、矩形波に限定されるものではなく、正弦波やノコギリ波や三角波などであってもよい。

・論理演算部は、ＡＮＤ回路やＯＲ回路のような論理回路に代えて、ワイアードＡＮＤやワイアードＯＲを用いてもよい。

３０…論理回路、４０…制御装置、ＩＮＶ…インバータ装置、Ｍｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３…磁気カプラ、ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３…上アームスイッチ。

Claims (9)

1. 電力変換回路（ＩＮＶ）の異常を表す情報を、その電力変換回路と絶縁された受信装置（４０）に伝達する異常情報伝達回路であって、
   前記電力変換回路の互いに絶縁された複数の部位（ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３）と前記受信装置との間にそれぞれ設けられ、対応する前記部位からその部位における異常の発生を表す異常信号を受信し、受信した前記異常信号に応じて異常検出信号を前記受信装置へ送信する絶縁素子（Ｍｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３）と、
   複数の前記絶縁素子と前記受信装置との間に設けられ、前記異常検出信号に対して論理演算を行い、その論理演算の結果を前記受信装置に出力する論理演算部（３０）と、を備え、
   複数の前記絶縁素子と前記論理演算部とを接続する接続配線の総数よりも、前記論理演算部と前記受信装置とを接続する接続配線の総数のほうが少なく、
   前記絶縁素子は、前記異常信号に応じて、前記絶縁素子毎に異なる波形の前記異常検出信号を送信する異常情報伝達回路。
2. 複数の前記絶縁素子それぞれは、前記異常検出信号として周期的な信号を送信しており、
   複数の前記絶縁素子それぞれの送信する前記異常検出信号の周波数は互いに異なる請求項１に記載の異常情報伝達回路。
3. 複数の前記絶縁素子それぞれは、前記異常検出信号として矩形波を送信しており、
   複数の前記絶縁素子それぞれの送信する前記異常検出信号のデューティは互いに異なる請求項１又は２に記載の異常情報伝達回路。
4. 前記絶縁素子は、
   前記電力変換回路側と前記受信装置側とを絶縁する磁気結合素子（２３，３２）と、
   対応する前記部位からその部位における異常の発生を表す異常信号を受信した場合に、その異常信号に応じて前記異常検出信号を出力するバッファ（２１，３３）と、
   を有する請求項１乃至３のいずれか１項に記載の異常情報伝達回路。
5. 前記絶縁素子は、磁気カプラである請求項１乃至４のいずれか１項に記載の異常情報伝達回路。
6. 前記複数の部位は、複数の第１部位（ＳＷｐ１〜ＳＷｐ３）と、複数の第２部位（ＳＷｎ１〜ＳＷｎ３）とを含み、
   前記論理演算部として、前記複数の第１部位に対応する前記絶縁素子から出力される前記異常検出信号に対して論理演算を行い、その論理演算の結果を出力する第１論理演算部（３０Ａ）と、前記複数の第２部位に対応する前記絶縁素子から出力される前記異常検出信号に対して論理演算を行い、その論理演算の結果を出力する第２論理演算部（３０Ｂ）と、を備え、
   複数の前記第１部位に対応する前記絶縁素子と前記第１論理演算部とを接続する接続配線と、複数の前記第２部位に対応する前記絶縁素子と前記第２論理演算部とを接続する接続配線とを合算した総数よりも、前記第１論理演算部及び前記第２論理演算部それぞれと前記受信装置とを接続する接続配線の総数のほうが少ない請求項１乃至５のいずれか１項に記載の異常情報伝達回路。
7. 前記複数の部位は、複数の第３部位（ＳＷｐ１〜ＳＷｐ３）と、複数の第４部位（ＳＷｎ１〜ＳＷｎ３）とを含み、
   前記受信装置は、前記複数の第３部位に対応する前記絶縁素子に対して、前記異常検出信号を所定の第１期間において送信するように指令するとともに、前記複数の第４部位に対応する前記絶縁素子に対して、前記異常検出信号を前記第１期間と重複しない所定の第２期間において送信するように指令する請求項１乃至６のいずれか１項に記載の異常情報伝達回路。
8. 前記異常信号は、前記電力変換回路を構成し前記部位毎に設けられている半導体スイッチング素子（ＳＷｐ１〜ＳＷｐ３，ＳＷｎ１〜ＳＷｎ３）が常時開状態となる開異常の発生を表すものと、その半導体スイッチング素子が常時閉状態となる閉異常の発生を表すものとを含み、
   前記絶縁素子は、前記異常信号に応じて、前記絶縁素子毎に異なり、かつ、対応する半導体スイッチング素子の前記開異常の発生時と前記閉異常の発生時とで異なる波形の前記異常検出信号を送信する請求項１乃至７のいずれか１項に記載の異常情報伝達回路。
9. 前記電力変換回路は、インバータ回路（ＩＮＶ）であり、
   前記半導体スイッチング素子は、前記インバータ回路を構成するものであり、直列接続されている上アームスイッチング素子（ＳＷｐ１〜ＳＷｐ３）と、下アームスイッチング素子（ＳＷｎ１〜ＳＷｎ３）とのいずれか一方であり、
   前記受信装置は、前記インバータ回路の制御装置であって、
   前記異常検出信号に基づいて、前記上アームスイッチング素子及び前記下アームスイッチング素子における前記開異常の発生、及び、前記閉異常の発生を判定する判定部と、
   前記半導体スイッチング素子に前記閉異常が生じている場合、その閉異常が生じている半導体スイッチング素子に直列接続されている前記上アームスイッチング素子又は前記下アームスイッチング素子の駆動を停止する停止部と、
   前記半導体スイッチング素子に前記開異常が生じている場合、その開異常が生じている前記半導体スイッチング素子に直列接続されている前記上アームスイッチング素子又は前記下アームスイッチング素子の駆動を許可する許可部と、
   を有する請求項８に記載の異常情報伝達回路。

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