JPH0561669B2 - - Google Patents
Info
- Publication number
- JPH0561669B2 JPH0561669B2 JP62233119A JP23311987A JPH0561669B2 JP H0561669 B2 JPH0561669 B2 JP H0561669B2 JP 62233119 A JP62233119 A JP 62233119A JP 23311987 A JP23311987 A JP 23311987A JP H0561669 B2 JPH0561669 B2 JP H0561669B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- oscillation
- circuit
- bus release
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 29
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000001105 regulatory effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000003708 edge detection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピユータに関し、特に発
振停止機能とバス開放制御機能とを備えた
CMOSマイクロコンピユータに関する。
振停止機能とバス開放制御機能とを備えた
CMOSマイクロコンピユータに関する。
近年、集積回路技術の進歩に伴い、同一シリコ
ン基板上に記憶装置や割込制御、バス開放制御、
その他いろいろな周辺ハードウエアを備えた
CMOSマイクロコンピユータが出現し、各種制
御機器等に使用されるようになつた。このような
CMOSマイクロコンピユータにおいてはCMOS
の低消費電力の特徴を有効に生かすために、マイ
クロコンピユータが非動作状態（スタンバイ）時
には発振回路の原発振を停止することにより内部
回路の動作を禁止し、消費電力を数μWとする機
能を持つマイクロコンピユータが知られている。
また、制御機器の処理能力を向上させるため、複
数個のマイクロコンピユータを使用する、いわゆ
るマルチプロセツサシステムが知られている。こ
のマイクロプロセツサシステムにおいては一部の
記憶装置や周辺装置をマイクロコンピユータ間で
共有する構成が一般的である。この場合、複数個
のマイクロコンピユータが共通のバスを介して共
有の記憶装置や周辺装置をアクセスするために、
これらの使用に関してマイクロコンピユータ間で
競合が生じる。したがつてバスを使用する場合に
は他のマイクロコンピユータにバス開放要求信号
を出力してバスの使用権を得たことを確認してか
らバスの使用を開始する。一方、バス開放要求信
号を受けたマイクロコンピユータは処理の途中の
適当なタイミングで停止してバスを開放し、他の
マイクロコンピユータにバス使用許可信号を出力
する。
ン基板上に記憶装置や割込制御、バス開放制御、
その他いろいろな周辺ハードウエアを備えた
CMOSマイクロコンピユータが出現し、各種制
御機器等に使用されるようになつた。このような
CMOSマイクロコンピユータにおいてはCMOS
の低消費電力の特徴を有効に生かすために、マイ
クロコンピユータが非動作状態（スタンバイ）時
には発振回路の原発振を停止することにより内部
回路の動作を禁止し、消費電力を数μWとする機
能を持つマイクロコンピユータが知られている。
また、制御機器の処理能力を向上させるため、複
数個のマイクロコンピユータを使用する、いわゆ
るマルチプロセツサシステムが知られている。こ
のマイクロプロセツサシステムにおいては一部の
記憶装置や周辺装置をマイクロコンピユータ間で
共有する構成が一般的である。この場合、複数個
のマイクロコンピユータが共通のバスを介して共
有の記憶装置や周辺装置をアクセスするために、
これらの使用に関してマイクロコンピユータ間で
競合が生じる。したがつてバスを使用する場合に
は他のマイクロコンピユータにバス開放要求信号
を出力してバスの使用権を得たことを確認してか
らバスの使用を開始する。一方、バス開放要求信
号を受けたマイクロコンピユータは処理の途中の
適当なタイミングで停止してバスを開放し、他の
マイクロコンピユータにバス使用許可信号を出力
する。
上述した従来のマイクロコンピユータにおいて
は、非動作状態（スタンバイ）時に発振回路の原
発振を停止した場合にクロツク信号等のタイミン
グ信号が全て停止するので、他のマイクロコンピ
ユータからバス開放要求信号が入力されてもバス
開放許可信号を出力することができないという欠
点がある。従つてマルチプロセツサシステムを構
成する場合には、スタンバイ機能を備えたマイク
ロコンピユータであつても上記の機能を使用する
ことができず、全く無駄な電力を消費するという
欠点がある。
は、非動作状態（スタンバイ）時に発振回路の原
発振を停止した場合にクロツク信号等のタイミン
グ信号が全て停止するので、他のマイクロコンピ
ユータからバス開放要求信号が入力されてもバス
開放許可信号を出力することができないという欠
点がある。従つてマルチプロセツサシステムを構
成する場合には、スタンバイ機能を備えたマイク
ロコンピユータであつても上記の機能を使用する
ことができず、全く無駄な電力を消費するという
欠点がある。
本発明の目的はスタンバイ時に発振回路の原発
振を停止した場合においても、バス開放要求に基
づいてバス開放制御を実行できるようにして上記
の欠点を改善したマイクロコンピユータを提供す
ることにある。
振を停止した場合においても、バス開放要求に基
づいてバス開放制御を実行できるようにして上記
の欠点を改善したマイクロコンピユータを提供す
ることにある。
本発明のマイクロコンピユータは、発振回路
と、前記発振回路の出力に基づいてCPUの動作
を規制するタイミング信号を生成するタイミング
信号発生回路と、前記CPUからの命令信号ある
い外部からの割込信号により前記発振回路の動作
を制御する発振停止制御回路と、前記タイミング
信号発生回路の所定のタイミングあるいは前記発
振停止制御回路によつて発振が停止している期間
にバス開放要求信号に基づいてバス開放許可信号
を送出するバス開放制御回路とを具備して構成さ
れる。
と、前記発振回路の出力に基づいてCPUの動作
を規制するタイミング信号を生成するタイミング
信号発生回路と、前記CPUからの命令信号ある
い外部からの割込信号により前記発振回路の動作
を制御する発振停止制御回路と、前記タイミング
信号発生回路の所定のタイミングあるいは前記発
振停止制御回路によつて発振が停止している期間
にバス開放要求信号に基づいてバス開放許可信号
を送出するバス開放制御回路とを具備して構成さ
れる。
次に本発明について図面を用いて説明する。
第１図は本発明の第一の実施例を示すブロツク
図である。同図において１０１はCPU、１０２
は発振回路、１０３はタイミング信号発生回路で
あり複数のタイミング信号１０４を発生する。１
０５は発振停止制御回路で発振回路１０２の動作
を制御する。１０６はバス開放制御回路でバス開
放要求信号HLDRを入力し、バス開放許可信号
HLDAを出力する。１０７，１０８はアンドゲ
ート、１０９はオアゲート、１１０はインバー
タ、１１１はセツト・リセツト型フリツプフロツ
プ（以下Ｆ／Ｆと略す。）、１１２は割込要求信号
INTRの立上りエツジ検出回路である。
図である。同図において１０１はCPU、１０２
は発振回路、１０３はタイミング信号発生回路で
あり複数のタイミング信号１０４を発生する。１
０５は発振停止制御回路で発振回路１０２の動作
を制御する。１０６はバス開放制御回路でバス開
放要求信号HLDRを入力し、バス開放許可信号
HLDAを出力する。１０７，１０８はアンドゲ
ート、１０９はオアゲート、１１０はインバー
タ、１１１はセツト・リセツト型フリツプフロツ
プ（以下Ｆ／Ｆと略す。）、１１２は割込要求信号
INTRの立上りエツジ検出回路である。
CPUが動作状態においてバス開放要求信号
HLDRが入力されると、タイミング信号発生回
路１０３の所定タイミングでアンドゲート１０８
がアクテイブとなりＦ／Ｆ１１１がセツトされ、
バス開放許可信号HLDAが出力される。それと
同時にCPU１０１が停止し、アドレスバス
「ADRS」およびデータバス「DATA」がハイ・
インピーダンスとなつて他の装置にバスを開放す
る。その後、バス開放要求信号HLDRがイン・
アクテイブになると、Ｆ／Ｆ１１１はリセツトさ
れ、CPU１０１が動作を再開する。
HLDRが入力されると、タイミング信号発生回
路１０３の所定タイミングでアンドゲート１０８
がアクテイブとなりＦ／Ｆ１１１がセツトされ、
バス開放許可信号HLDAが出力される。それと
同時にCPU１０１が停止し、アドレスバス
「ADRS」およびデータバス「DATA」がハイ・
インピーダンスとなつて他の装置にバスを開放す
る。その後、バス開放要求信号HLDRがイン・
アクテイブになると、Ｆ／Ｆ１１１はリセツトさ
れ、CPU１０１が動作を再開する。
次に、スタンバイ時にはCPU１０１から命令
信号INSTが出力されると、発振停止制御回路１
０５が動作して発振回路１０２の動作を停止す
る。このためCPU１０１およびタイミング信号
発生回路１０３は停止し低消費電力となる。この
時、バス開放要求信号HLDRが入力されると、
アンドゲート１０７がアクテイブとなりＦ／Ｆ１
１１がセツトされ、バス開放許可信号HLDAが
出力される。それと同時にCPU１０１のアドレ
スバス「ADRS」およびデータバス「DATA」
がハイ・インピーダンスとなり他の装置にバスを
開放する。その後、バス開放要求信号HLDRが
イン・アクテイブとなると、前述の説明と同様に
Ｆ／Ｆ１１１がリセツトされ、バス開放許可信号
がイン・アクテイブとなる。この場合、CPU１
０１はスタンバイ状態にあるため動作は再開され
ない。
信号INSTが出力されると、発振停止制御回路１
０５が動作して発振回路１０２の動作を停止す
る。このためCPU１０１およびタイミング信号
発生回路１０３は停止し低消費電力となる。この
時、バス開放要求信号HLDRが入力されると、
アンドゲート１０７がアクテイブとなりＦ／Ｆ１
１１がセツトされ、バス開放許可信号HLDAが
出力される。それと同時にCPU１０１のアドレ
スバス「ADRS」およびデータバス「DATA」
がハイ・インピーダンスとなり他の装置にバスを
開放する。その後、バス開放要求信号HLDRが
イン・アクテイブとなると、前述の説明と同様に
Ｆ／Ｆ１１１がリセツトされ、バス開放許可信号
がイン・アクテイブとなる。この場合、CPU１
０１はスタンバイ状態にあるため動作は再開され
ない。
スタンバイ時に割込要求信号INTRを入力する
と、発振停止制御回路１０５がイン・アクテイブ
となり発振回路１０２が動作し、タイミング信号
発生回路１０３から各種タイミング１０４が出力
され、CPU１０１は割込要求信号に基づき所定
の動作を開始する。
と、発振停止制御回路１０５がイン・アクテイブ
となり発振回路１０２が動作し、タイミング信号
発生回路１０３から各種タイミング１０４が出力
され、CPU１０１は割込要求信号に基づき所定
の動作を開始する。
第２図は本発明の第二の実施例を示すブロツク
図である。同図において２０１はオアゲート、２
０２はアンドゲートであり、それ以外のブロツク
は第１図と同様である。
図である。同図において２０１はオアゲート、２
０２はアンドゲートであり、それ以外のブロツク
は第１図と同様である。
CPU１０１が動作中にバス開放要求信号
HLDRが入力されると、タイミング発生回路１
０３の所定のタイミングでオアゲート２０１およ
びアンドゲート２０２がアクテイブとなりＦ／Ｆ
１１１がセツトされる。これによりCPUは停止
し、バス開放許可信号が出力されアドレスバスお
よびデータバスがハイ・インピーダンスとなり他
の装置にバスを開放する。その後、バス開放要求
信号HLDRがイン・アクテイブになるとＦ／Ｆ
１１１がリセツトされ、バス開放許可信号がイ
ン・アクテイブとなる。これによりCPUは動作
を再開する。
HLDRが入力されると、タイミング発生回路１
０３の所定のタイミングでオアゲート２０１およ
びアンドゲート２０２がアクテイブとなりＦ／Ｆ
１１１がセツトされる。これによりCPUは停止
し、バス開放許可信号が出力されアドレスバスお
よびデータバスがハイ・インピーダンスとなり他
の装置にバスを開放する。その後、バス開放要求
信号HLDRがイン・アクテイブになるとＦ／Ｆ
１１１がリセツトされ、バス開放許可信号がイ
ン・アクテイブとなる。これによりCPUは動作
を再開する。
次に、CPUの命令信号INSTによりスタンバイ
状態の場合には、発振停止制御回路１０５がアク
テイブとなるので、オアゲート２０１、アンドゲ
ート２０２がアクテイブとなり、バス開放要求信
号HLDRに応じてＦ／Ｆ１１１がセツトあるい
はリセツトされ、バス開放制御が行なわれる。
状態の場合には、発振停止制御回路１０５がアク
テイブとなるので、オアゲート２０１、アンドゲ
ート２０２がアクテイブとなり、バス開放要求信
号HLDRに応じてＦ／Ｆ１１１がセツトあるい
はリセツトされ、バス開放制御が行なわれる。
以上説明したように本発明は発振停止制御回路
とバス開放要求信号に基づいてバス開放制御を行
うことにより、CPUがスタンバイ状態であつて
もバス開放制御が実行できる効果がある。したが
つてCPUがデータ処理等の実行が不要の場合に
はスタンバイにより低消費電力（動作時の1/100
以下）で待機できるCMOSマイクロコンピユー
タの利点を生かすことができ、汎用性の高いマイ
クロコンピユータを提供すすることができる。
とバス開放要求信号に基づいてバス開放制御を行
うことにより、CPUがスタンバイ状態であつて
もバス開放制御が実行できる効果がある。したが
つてCPUがデータ処理等の実行が不要の場合に
はスタンバイにより低消費電力（動作時の1/100
以下）で待機できるCMOSマイクロコンピユー
タの利点を生かすことができ、汎用性の高いマイ
クロコンピユータを提供すすることができる。
第１図は本発明の第一の実施例を示すブロツク
図、第２図は第二の実施例を示すブロツク図であ
る。 １０１…CPU、１０２…発振回路、１０３…
タイミング信号発生回路、１０４…タイミング信
号、１０５…発振停止制御回路、１０６…バス開
放制御回路。
図、第２図は第二の実施例を示すブロツク図であ
る。 １０１…CPU、１０２…発振回路、１０３…
タイミング信号発生回路、１０４…タイミング信
号、１０５…発振停止制御回路、１０６…バス開
放制御回路。
Claims (1)
- １ バスホールド機能を有するマイクロコンピユ
ータにおいて、発振回路と、前記発振回路の出力
に基づいてCPUの動作を規制するタイミング信
号を生成するタイミング信号発生回路と、前記
CPUからの命令信号あるいは外部からの割込信
号により前記発振回路の動作を制御する発振停止
制御回路と、前記タイミング信号発生回路の所定
のタイミング信号の期間あるいは前記発振停止制
御回路が前記発振回路の発振を停止している期間
にバス開放要求信号に基づいてバス開放許可信号
を送出するバス開放制御回路とを具備することを
特徴とするマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233119A JPS6474657A (en) | 1987-09-16 | 1987-09-16 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62233119A JPS6474657A (en) | 1987-09-16 | 1987-09-16 | Microcomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6474657A JPS6474657A (en) | 1989-03-20 |
| JPH0561669B2 true JPH0561669B2 (ja) | 1993-09-06 |
Family
ID=16950060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62233119A Granted JPS6474657A (en) | 1987-09-16 | 1987-09-16 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6474657A (ja) |
-
1987
- 1987-09-16 JP JP62233119A patent/JPS6474657A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6474657A (en) | 1989-03-20 |
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