JP2595298B2 - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JP2595298B2 JP2595298B2 JP63111878A JP11187888A JP2595298B2 JP 2595298 B2 JP2595298 B2 JP 2595298B2 JP 63111878 A JP63111878 A JP 63111878A JP 11187888 A JP11187888 A JP 11187888A JP 2595298 B2 JP2595298 B2 JP 2595298B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- access
- request signal
- control circuit
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 ［概要］ 複数の信号経路を介して複数のプロセッサから任意に
アクセス可能なマルチプロセッサシステムに関し、 一方のプロセッサのアクセスに対して次のアクセスま
で定められた時間アクセス権を与えないで、他方のプロ
セッサの処理能力を確保するようにしたマルチプロセッ
サシステムを提供することを目的とし、 複数のプロセッサと、 前記各プロセッサからアクセス可能なデュアルポート
ラムと、 前記各プロセッサからの第１のアクセス要求信号に対
してアクセス許可信号を与えるアクセス優先制御回路
と、 前記アクセス優先制御回路から出力されたアクセス許
可信号を遅延させる遅延回路と、 前記遅延回路から出力されたアクセス許可信号に応じ
て、前記第１のアクセス要求信号を出力したプロセッサ
から前記アクセス優先制御回路への第２のアクセス要求
信号をイネーブルとする手段と、により構成した。
アクセス可能なマルチプロセッサシステムに関し、 一方のプロセッサのアクセスに対して次のアクセスま
で定められた時間アクセス権を与えないで、他方のプロ
セッサの処理能力を確保するようにしたマルチプロセッ
サシステムを提供することを目的とし、 複数のプロセッサと、 前記各プロセッサからアクセス可能なデュアルポート
ラムと、 前記各プロセッサからの第１のアクセス要求信号に対
してアクセス許可信号を与えるアクセス優先制御回路
と、 前記アクセス優先制御回路から出力されたアクセス許
可信号を遅延させる遅延回路と、 前記遅延回路から出力されたアクセス許可信号に応じ
て、前記第１のアクセス要求信号を出力したプロセッサ
から前記アクセス優先制御回路への第２のアクセス要求
信号をイネーブルとする手段と、により構成した。
［産業上の利用分野］ 本発明は、複数の信号経路を介して複数のプロセッサ
から任意にアクセス可能なマルチプロセッサシステムに
関する。
から任意にアクセス可能なマルチプロセッサシステムに
関する。
近年、マイクロプロセッサの発達により複数のマイク
ロプロセッサを用いたマルチプロセッサシステムが多く
なっている。このマルチプロセッサシステムにあって
は、例えば２つのプロセッサ間のデータ通信のために、
これらの２つのプロセッサの両方から任意にアクセス可
能なデュアルポートラムを用いることが一般的になって
いる。
ロプロセッサを用いたマルチプロセッサシステムが多く
なっている。このマルチプロセッサシステムにあって
は、例えば２つのプロセッサ間のデータ通信のために、
これらの２つのプロセッサの両方から任意にアクセス可
能なデュアルポートラムを用いることが一般的になって
いる。
この場合、一方のプロセッサのアクセス回数が頻繁に
なると、他方のプロセッサの処理能力が低下してしまう
が、マルチプロセッサシステムの全体の処理能力を高め
るためには、他方のプロセッサの処理能力をある程度確
保することが必要である。
なると、他方のプロセッサの処理能力が低下してしまう
が、マルチプロセッサシステムの全体の処理能力を高め
るためには、他方のプロセッサの処理能力をある程度確
保することが必要である。
［従来の技術］ 従来の小規模なマルチプロセッサシステムにおいては
１つのプロセッサＰAとメモリＭAを主として構成される
メモリをデュアルポートメモリとし、もう一方のプロセ
ッサＰBから該デュアルポートメモリをアクセスして、
プロセッサＰAとプロセッサＰB間のデータ通信を実現す
る。
１つのプロセッサＰAとメモリＭAを主として構成される
メモリをデュアルポートメモリとし、もう一方のプロセ
ッサＰBから該デュアルポートメモリをアクセスして、
プロセッサＰAとプロセッサＰB間のデータ通信を実現す
る。
この場合、プロセッサＰBは自己の制御プログラムを
格納するメモリＭBを別に有し、また前記メモリＭAはプ
ロセッサＰAの制御プログラムとプロセッサＰA−プロセ
ッサＰB間の通信用のエリアを有している。
格納するメモリＭBを別に有し、また前記メモリＭAはプ
ロセッサＰAの制御プログラムとプロセッサＰA−プロセ
ッサＰB間の通信用のエリアを有している。
したがって、メモリＭAはプロセッサＰBからのアクセ
スに対してサイクルスチール、または同様なハードウェ
ア手法を用いてメモリサイクルをプロセッサＰBに与え
ることになる。
スに対してサイクルスチール、または同様なハードウェ
ア手法を用いてメモリサイクルをプロセッサＰBに与え
ることになる。
［発明が解決しようとする課題］ しかしながら、このような従来のマルチプロセッサシ
ステムにあっては、メモリＭAがプロセッサＰBのアクセ
スに対してメモリサイクルをプロセッサＰBに与えてい
るときは、プロセッサＰAのメモリアクセスを一時停止
または中断するため、プロセッサＰAの処理能力を犠牲
にしなければならなかった。このため、プロセッサＰB
のアクセス回数が頻繁になると、プロセッサＰAの処理
能力が低下してしまうという問題点があった。
ステムにあっては、メモリＭAがプロセッサＰBのアクセ
スに対してメモリサイクルをプロセッサＰBに与えてい
るときは、プロセッサＰAのメモリアクセスを一時停止
または中断するため、プロセッサＰAの処理能力を犠牲
にしなければならなかった。このため、プロセッサＰB
のアクセス回数が頻繁になると、プロセッサＰAの処理
能力が低下してしまうという問題点があった。
従来、このような問題点に対してプロセッサＰB側の
制御プログラムでデュアルポートメモリ（デュアルポー
トラム）へのプロセッサＰBのアクセス回数を極力減ら
す、またはアクセス間隔をあけるようにコーディングに
注意するという対策をとっていた。
制御プログラムでデュアルポートメモリ（デュアルポー
トラム）へのプロセッサＰBのアクセス回数を極力減ら
す、またはアクセス間隔をあけるようにコーディングに
注意するという対策をとっていた。
しかしながら、この場合、プロセッサＰB側が例えばC
PU性能を向上させると、プログラマが注意していない
と、プロセッサＰBのメモリＭAに対するアクセス間隔が
短くなり、プロセッサＰAの処理能力が低下してしま
う。
PU性能を向上させると、プログラマが注意していない
と、プロセッサＰBのメモリＭAに対するアクセス間隔が
短くなり、プロセッサＰAの処理能力が低下してしま
う。
本発明は、このような従来の問題点に鑑みてなされた
ものであって、プロセッサＰBのアクセスに対して次の
アクセスまで定められた時間アクセス権を与えないで、
プロセッサＰAの処理能力を確保するようにしたデュア
ルポートラムのアクセス制御回路を提供することを目的
としている。
ものであって、プロセッサＰBのアクセスに対して次の
アクセスまで定められた時間アクセス権を与えないで、
プロセッサＰAの処理能力を確保するようにしたデュア
ルポートラムのアクセス制御回路を提供することを目的
としている。
［課題を解決するための手段］ 第１図は本発明の基本構成図である。
本発明は、複数のプロセッサＰA,PBと、 前記各プロセッサＰA,PBからアクセス可能なデュアル
ポートラム１と、 前記各プロセッサＰA,PBからの第１のアクセス要求信
号に対してアクセス許可信号を与えるアクセス優先制御
回路10と、 前記アクセス優先制御回路10から出力されたアクセス
許可信号を遅延させる遅延回路11と、 前記遅延回路11から出力されたアクセス許可信号に応
じて、前記第１のアクセス要求信号を出力したプロセッ
サＰA,PBから前記アクセス優先制御回路10への第２のア
クセス要求信号をイネーブルとする手段12と、 を備えた。
ポートラム１と、 前記各プロセッサＰA,PBからの第１のアクセス要求信
号に対してアクセス許可信号を与えるアクセス優先制御
回路10と、 前記アクセス優先制御回路10から出力されたアクセス
許可信号を遅延させる遅延回路11と、 前記遅延回路11から出力されたアクセス許可信号に応
じて、前記第１のアクセス要求信号を出力したプロセッ
サＰA,PBから前記アクセス優先制御回路10への第２のア
クセス要求信号をイネーブルとする手段12と、 を備えた。
［作用］ 本発明においては、プロセッサＰBにアクセス優先制
御回路10からアクセス許可信号Ｂ′が与えられていると
き、プロセッサＰBの連続したアクセス要求信号Ｂは、
アクセス許可信号Ｂ′が遅延回路11で一定時間遅延され
ることから、アンド回路12の出力はＬレベルとなり、ア
クセス優先制御回路10に出力されない。すなわち、プロ
セッサＰBの連続したアクセス要求に対してデュアルポ
ートラム１が連続して使用されるのを防止することがで
きる。
御回路10からアクセス許可信号Ｂ′が与えられていると
き、プロセッサＰBの連続したアクセス要求信号Ｂは、
アクセス許可信号Ｂ′が遅延回路11で一定時間遅延され
ることから、アンド回路12の出力はＬレベルとなり、ア
クセス優先制御回路10に出力されない。すなわち、プロ
セッサＰBの連続したアクセス要求に対してデュアルポ
ートラム１が連続して使用されるのを防止することがで
きる。
したがって、前記一定時間内にプロセッサＰAからア
クセス要求信号Ａがあるときは、プロセッサＰAにアク
セス許可信号Ａ′が与えられる。
クセス要求信号Ａがあるときは、プロセッサＰAにアク
セス許可信号Ａ′が与えられる。
その結果、プロセッサＰAの処理能力をプロセッサＰB
の動作速度が変っても確保することができる。
の動作速度が変っても確保することができる。
［実施例］ 以下、本発明の実施例を図面に基づいて説明する。
第２図および第３図は本発明の一実施例を示す図であ
る。
る。
まず、構成を説明すると、第２図において、ＰA,PBは
プロセッサをそれぞれ示し、これらのプロセッサＰAと
プロセッサＰBとの間には、データ通信のために、プロ
セッサＰA,PBの両方から任意にアクセス可能なデュアル
ポートラム１が設けられている。すなわち、プロセッサ
ＰAはデータバス２を介してデュアルポートラム１に、
プロセッサＰBはデータバス３を介してデュアルポート
ラム１にそれぞれ接続されている。
プロセッサをそれぞれ示し、これらのプロセッサＰAと
プロセッサＰBとの間には、データ通信のために、プロ
セッサＰA,PBの両方から任意にアクセス可能なデュアル
ポートラム１が設けられている。すなわち、プロセッサ
ＰAはデータバス２を介してデュアルポートラム１に、
プロセッサＰBはデータバス３を介してデュアルポート
ラム１にそれぞれ接続されている。
デュアルポートラム１はプロセッサＰAの制御プログ
ラム４とプロセッサＰAとプロセッサＰBとの間の通信用
のエリア５を有している。
ラム４とプロセッサＰAとプロセッサＰBとの間の通信用
のエリア５を有している。
６は本発明に係るアクセス制御回路であり、プロセッ
サＰAとプロセッサＰBとの間に設けられ、プロセッサＰ
Aからのアクセス要求信号Ａに対してアクセス許可信号
Ａ′を与え、一方、プロセッサＰBからのアクセス要求
信号Ｂに対してアクセス許可信号Ｂ′を与える。
サＰAとプロセッサＰBとの間に設けられ、プロセッサＰ
Aからのアクセス要求信号Ａに対してアクセス許可信号
Ａ′を与え、一方、プロセッサＰBからのアクセス要求
信号Ｂに対してアクセス許可信号Ｂ′を与える。
アクセス制御回路６とデュアルポートラム１との間に
はアクセス制御回路６からの選択信号が入力するマルチ
プレクサ７が設けられ、マルチプレクサ７はアドレスバ
ス８を介してプロセッサＰAに、またアドレスバス９を
介してプロセッサＰBにそれぞれ接続されている。
はアクセス制御回路６からの選択信号が入力するマルチ
プレクサ７が設けられ、マルチプレクサ７はアドレスバ
ス８を介してプロセッサＰAに、またアドレスバス９を
介してプロセッサＰBにそれぞれ接続されている。
次に、第３図に基づいて前記アクセス制御回路６を説
明する。
明する。
第３図において、アクセス制御回路６は、アクセス優
先制御回路10と、遅延回路11と、アンド回路12と、で構
成されている。
先制御回路10と、遅延回路11と、アンド回路12と、で構
成されている。
アクセス優先回路10には、プロセッサＰAからのアク
セス要求信号Ａと、プロセッサＰBからのアクセス要求
信号Ｂがそれぞれ任意に入力し、アクセス優先制御回路
10はアクセス要求信号Ａの方が優先するときは、プロセ
ッサＰAにアクセス許可信号Ａ′を与え、アクセス要求
信号Ｂの方が優先するときは、プロセッサＰBにアクセ
ス許可信号Ｂ′を与える。
セス要求信号Ａと、プロセッサＰBからのアクセス要求
信号Ｂがそれぞれ任意に入力し、アクセス優先制御回路
10はアクセス要求信号Ａの方が優先するときは、プロセ
ッサＰAにアクセス許可信号Ａ′を与え、アクセス要求
信号Ｂの方が優先するときは、プロセッサＰBにアクセ
ス許可信号Ｂ′を与える。
遅延回路11にはアクセス許可信号Ｂ′が入力し、遅延
回路11はこのアクセス許可信号Ｂ′を一定時間遅延させ
てアンド回路12に出力する。遅延回路11の遅延時間は、
デュアルポートラム１に対するプロセッサＰBの使用権
をどの程度認めるかによりシステム毎に適当な値を決め
れば良い。
回路11はこのアクセス許可信号Ｂ′を一定時間遅延させ
てアンド回路12に出力する。遅延回路11の遅延時間は、
デュアルポートラム１に対するプロセッサＰBの使用権
をどの程度認めるかによりシステム毎に適当な値を決め
れば良い。
アンド回路12には遅延回路11からの出力とプロセッサ
ＰBからのアクセス要求信号Ｂ′がそれぞれ入力し、ア
クセス要求信号Ｂは一定時間遅延されてアクセス優先制
御回路10に出力される。これによりプロセッサＰBの連
続したアクセス要求に対してデュアルポートラム１が連
続して使用されるのを防止するようにしている。
ＰBからのアクセス要求信号Ｂ′がそれぞれ入力し、ア
クセス要求信号Ｂは一定時間遅延されてアクセス優先制
御回路10に出力される。これによりプロセッサＰBの連
続したアクセス要求に対してデュアルポートラム１が連
続して使用されるのを防止するようにしている。
次に作用を説明する。
まず、プロセッサＰAからのアクセス要求信号Ａの方
がプロセッサＰBからのアクセス要求信号Ｂより優先す
る場合には、アクセス優先制御回路10はプロセッサＰA
にアクセス許可信号Ａ′を与える。
がプロセッサＰBからのアクセス要求信号Ｂより優先す
る場合には、アクセス優先制御回路10はプロセッサＰA
にアクセス許可信号Ａ′を与える。
したがって、アクセス制御回路６からの選択信号はマ
ルチプレクサ７に入力することで、アドレスがデュアル
ポートラム１に入力されて、デュアルポートラム１とプ
ロセッサＰAとの間でデータの授受が行なわれる。
ルチプレクサ７に入力することで、アドレスがデュアル
ポートラム１に入力されて、デュアルポートラム１とプ
ロセッサＰAとの間でデータの授受が行なわれる。
一方、プロセッサＰBからのアクセス要求信号Ｂの方
がプロセッサＰAからの要求信号Ａより優先する場合に
は、アクセス優先制御回路10はプセＰBにアクセス許可
信号Ｂ′を与える。
がプロセッサＰAからの要求信号Ａより優先する場合に
は、アクセス優先制御回路10はプセＰBにアクセス許可
信号Ｂ′を与える。
このアクセス許可信号Ｂ′は遅延回路11に入力し、一
定時間遅延された後、遅延回路11の出力がアンド回路12
に入る。したがって、プロセッサＰBからの連続したア
クセス要求信号Ｂがアンド回路12に入力してもアンド回
路12の出力は一定時間Ｌレベルとなる。この一定時間中
にプロセッサＰAからのアクセス要求信号Ａが入力する
と、プロセッサＰAにアクセス許可信号Ａ′が与えられ
る。
定時間遅延された後、遅延回路11の出力がアンド回路12
に入る。したがって、プロセッサＰBからの連続したア
クセス要求信号Ｂがアンド回路12に入力してもアンド回
路12の出力は一定時間Ｌレベルとなる。この一定時間中
にプロセッサＰAからのアクセス要求信号Ａが入力する
と、プロセッサＰAにアクセス許可信号Ａ′が与えられ
る。
したがって、プロセッサＰBの連続したアクセス要求
に対してデュアルポートラム１が連続して使用されるの
を防止することができる。その結果、プロセッサＰAの
処理能力を確保することができる。
に対してデュアルポートラム１が連続して使用されるの
を防止することができる。その結果、プロセッサＰAの
処理能力を確保することができる。
［発明の効果］ 以上説明してきたように、本発明によれば、一方のプ
ロセッサの連続したアクセス要求に対して一定時間アク
セス権を与えないようにしたため、その間に他方のプロ
セッサにアクセス権を与えることができ、他方のプロセ
ッサの処理能力を確保することができる。
ロセッサの連続したアクセス要求に対して一定時間アク
セス権を与えないようにしたため、その間に他方のプロ
セッサにアクセス権を与えることができ、他方のプロセ
ッサの処理能力を確保することができる。
第１図は本発明の基本構成図、 第２図は本発明のシステム全体を示すブロック図、 第３図は本発明の一実施例を示すアクセス制御回路のブ
ロック図である。 図中、 １……デュアルポートラム、 2,3……データバス、 ４……制御プログラム、 ５……通信用エリア、 ６……アクセス制御回路、 ７……マルチプレクサ、 8,9……アドレスバス、 10……アクセス優先制御回路、 11……遅延回路、 12……アンド回路、 A,B……アクセス要求信号、 Ａ′,B′……アクセス許可信号、 ＰA,PB……プロセッサ。
ロック図である。 図中、 １……デュアルポートラム、 2,3……データバス、 ４……制御プログラム、 ５……通信用エリア、 ６……アクセス制御回路、 ７……マルチプレクサ、 8,9……アドレスバス、 10……アクセス優先制御回路、 11……遅延回路、 12……アンド回路、 A,B……アクセス要求信号、 Ａ′,B′……アクセス許可信号、 ＰA,PB……プロセッサ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−206974（ＪＰ，Ａ) 特開 昭59−114659（ＪＰ，Ａ) 実開 昭61−180342（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】複数のプロセッサと、 前記各プロセッサからアクセス可能なデュアルポートラ
ムと、 前記各プロセッサからの第１のアクセス要求信号に対し
てアクセス許可信号を与えるアクセス優先制御回路と、 前記アクセス優先制御回路から出力されたアクセス許可
信号を遅延させる遅延回路と、 前記遅延回路から出力されたアクセス許可信号に応じ
て、前記第１のアクセス要求信号を出力したプロセッサ
から前記アクセス優先制御回路への第２のアクセス要求
信号をイネーブルとする手段と、 を備えたことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111878A JP2595298B2 (ja) | 1988-05-09 | 1988-05-09 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111878A JP2595298B2 (ja) | 1988-05-09 | 1988-05-09 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01281556A JPH01281556A (ja) | 1989-11-13 |
| JP2595298B2 true JP2595298B2 (ja) | 1997-04-02 |
Family
ID=14572420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111878A Expired - Lifetime JP2595298B2 (ja) | 1988-05-09 | 1988-05-09 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595298B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944649B1 (en) | 1999-11-25 | 2005-09-13 | Denso Corporation | Electronic control unit having single non-volatile memory for multiple central processing units and data retrieval method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206974A (en) * | 1981-06-15 | 1982-12-18 | Sumitomo Heavy Ind Ltd | Shared memory control circuit |
| JPS61180342U (ja) * | 1985-04-25 | 1986-11-11 |
-
1988
- 1988-05-09 JP JP63111878A patent/JP2595298B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944649B1 (en) | 1999-11-25 | 2005-09-13 | Denso Corporation | Electronic control unit having single non-volatile memory for multiple central processing units and data retrieval method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01281556A (ja) | 1989-11-13 |
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