JPS6126697B2

JPS6126697B2 -

Info

Publication number: JPS6126697B2
Application number: JP56012874A
Authority: JP
Inventors: Shuzo Yajima; Takashi Aramaki
Original assignee: Kyoto University NUC
Current assignee: Kyoto University NUC
Priority date: 1981-02-02
Filing date: 1981-02-02
Publication date: 1986-06-21
Also published as: JPS57130155A

Description

【発明の詳細な説明】

本発明は、電子計算機や伝送系における情報処
理を行なう論理回路装置に関し、特に、論理回路
に生ずる故障の自律検査を可能にしたものであ
る。従来のこの種論理回路装置においては、論理回
路に生じ得る故障に対して予め充分な処置を講じ
たものではなかつた。すなわち、従来のこの種論
理回路装置においては、論理回路の故障検査を行
なうには、一般に、検査用入力信号を予め形成し
て用意しておくとともに、その検査用入力信号を
正常動作時の論理回路に与えたときに得られる検
査出力信号をも別途記憶しておく必要があつた。
したがつて、検査の対象とするる論理回路毎にそ
れぞれの論理回路に適合した検査用入力信号を形
成する手間が著しく煩雑であり、また、その検査
用入力信号を記憶させておく記憶回路、正常動作
時の検査出力信号を記憶させておく記憶回路、さ
らには、故障の有無を判別するための故障辞書等
を格納した記憶回路などのいわゆる外部回路を多
数付加する必要があつた。また、論理回路内に生
じた故障の検出を容易にするためにパリテイを利
用した論理回路装置も従来知られているが、この
論理回路装置においても、故障検査のための外部
回路と予め形成して記憶した検査用入力信号とを
必要とし、しかも、故障検査の手間も決して軽減
されてはいなかつた。本発明の目的は、上述した従来の欠点を除去
し、論理回路故障検査のための外部回路や予め形
成して記憶した検査用入力信号を特に必要とせ
ず、論理回路自体が自律的に自己の検査を行なう
ことが可能であつて、しかも、簡単な構成の回路
を付加するのみで実現し得るように構成した論理
回路装置を提供することにある。すなわち、本発明論理回路装置は、任意の論理
関数を実現し得る論理回路にその論理回路の出力
データを圧縮して前記論理関数に依存しない複数
種類の検査パターンを発生させる付加回路を組合
わせて構成し、前記論理回路が前記論理関数を実
現し得る通常動作モードと前記付加回路により前
記論理回路の出力データを圧縮して発生させた前
記検査パターンを前記論理回路の入力データとす
る故障検出モードとを切換えて動作させ、前記故
障検出モードの動作時に、前記論理回路および前
記付加回路の故障が存在しない場合には複数種類
の前記検査パターンを順次に発生させるととも
に、前記論理回路および前記付加回路の故障が存
在する場合には検査終了時に前記付加回路に故障
情報が残存して前記論理回路および前記付加回路
の故障を表示するようにしたことを特徴とするも
のである。以下に図面を参照して実施例につき本発明を詳
細に説明する。まず、本発明論理回路装置の基本的構成の例を
第１図に示す。図示の基本的構成による本発明論
理回路装置の動作には、通常の論理回路として動
作する通常モードと自律的に故障を検出するため
の故障検出モードとの二様の動作モードがあり、
それらの動作モードに従つて異なるモードの動作
を行なうのであるが、それらの動作の詳細につい
ては後述する。しかして、図示の構成において、
１および２は、それぞれ、プログラマブル・ロジ
ツク・アレイ回路、すなわち、いわゆるPLA回
路の形態に構成したANDアレイおよびORアレイ
である。このPLA回路とは、基本的には、アレ
イ構造をなして配設した多数のANDゲートもし
くはORゲートによつて構成した論理回路であつ
て、アレイ構造における各格子点の接続の有無に
よつて任意所望の論理関数を実現し得るようにし
たものであり、以下の説明においては、PLA回
路ANDアレイ１およびPLA回路ORアレイ２を一
括してPLA回路と総称することとする。なお、
ここで述べるPLA回路は、後述するように本発
明により配設した信号線をも含んでいる点が従来
のものとは相違している。また、このPLA回路
におけるAND―OR論理の具体的構成には、その
代表的なものとして、NOR―NOR構成、NAND
―NAND構成、AND―OR構成等があるが、以下
の説明においてはAND―OR構成を用いるものと
する。なお、その他にも、NOR―NOR構成およ
びNAND―NAND構成を用いた場合においても、
以下にAND―OR構成につき詳述する演算手法と
同様の演算手法を用いることができる。つぎに、第１図示の構成において、３は入力回
路であつて、通常モードにおいては、外部からの
入力情報を、そのまま並列にPLA回路ANDアレ
イ１に入力として供給し、また、故障検出モード
においては、シフトレジスタとして動作してその
各段の並列出力値をPLA回路ANDアレイ１に入
力として供給する。さらに、４は積項選択回路で
あつて、シフトレジスタにより構成され、そのシ
フトレジスタの各段の並列出力値によつてPLA
回路ANDアレイ１の各積項線の選択を行なうも
のであり、また、この積項選択回路は、本発明の
要点とする演算回路の自律検査における故障情報
を保持する機能をも備えている。つぎに、５は
ORパリテイ回路であつて、PLA回路ORアレイ
２のすべての出力値のパリテイを計算するもので
ある。一方、６はANDパリテイ回路であつて、
各積項線の出力値のパリテイを計算するものであ
る。また、７は帰還値計算回路であつて、ORパ
リテイ回路５の出力信号、ANDパリテイ回路６
の出力信号および本発明により新たに付加した積
項線からなる２本の信号線による信号の計４本の
信号線による信号を入力とし、その出力を積項選
択回路４に入力として供給しており、したがつ
て、PLA回路の積項線に再び帰還接続すること
になる。さらに、８はフラグ回路であつて、その
出力値により第１図示の回路構成における故障の
有無を判別として表示するものである。つぎに、PLA回路ANDアレイ１およびPLA回
路ORアレイ２の構成例を、本発明により配設し
た信号線をも含めて第２図に示す。図示の構成に
おいて、各アレイ１，２の各積項線を左から順に
W₁，W₂，……，Ｗ_n，……，Ｗ_n+4とし、ANDア
レイ１の入力線を上から順にA₁，A₂，……，Ａ_o
とし、さらに、ORアレイ２の出力線を上から順
にO₁，O₂，……，Ｏ，Ｏ₊₁，Ｏ₊₂とす
る。それらの各信号線のうち積項線W₁，……，
Ｗ_n、入力線A₁，……，Ａ_oおよび出力線O₁，…
…，Ｏは、任意の関数を実現するための、従来
と同様のANDアレイ１およびORアレイ２をそれ
ぞれ構成するものであり、その他の積項線Ｗ_n+
_１，……，Ｗ_n+4と出力線Ｏ₊₁，Ｏ₊₂とが本
発明により故障検査のために新たに付加した信号
線である。つぎに、本発明により付加した上述の各信号線
の各格子点における接続の態様について説明する
と、積項線Ｗ_n+1はANDパリテイ積項線であり、
ANDアレイにおける各積項線W₁，……，Ｗ_n+1と
各行の線に対応する入力線A₁，……，Ａ_oとの各
格子点において各行の接続点の個数が奇数となる
ようにし、また、ORアレイ２においては出力線
Ｏ₊₁との格子点のみを接続状態とする。また、
積項線Ｗ_n+2およびＷ_n+3は、ともに、ANDアレイ
１のいずれの格子点についても接続状態とはせ
ず、ORアレイ２の出力線Ｏ₊₂を除く他の各出
力線との格子点を接続状態とする。さらに、積項
線Ｗ₊₄は、ANDアレイ１およびORアレイ２に
おけるすべての格子点を接続状態とする。一方、
出力線Ｏ₊₁はORパリテイ出力線であり、ORア
レイ２における各出力線O₁，……，Ｏ₊₁と各
積項線W₁，……，Ｗ_nとの各格子点において各列
の接続点の個数が奇数になるようにし、また、各
積項線Ｗ_n+1，……，Ｗ_n+4との格子点について
は、上述したとおりにすべての格子点を接続状態
とする。さらに、出力線Ｏ₊₂は積項線Ｗ_n+4と
の格子点のみを接続状態とする。つぎに、積項選択回路４からの出力は、各積項
線W₁，……，Ｗ_n+4のうちのいずれの積項線を選
択するかを決めるデータであり、そのデータが表
わす値をそれぞれS₁，……Ｓ_n+4とする。なお、
これらの値S₁，……，Ｓ_n+4は積項選択回路を構
成しているシフトレジスタの各段が示す値であ
る。また、入力回路１からの入力値をそれぞれ
a₁，……，ａ_oとし、ORアレイ２の各出力線O₁，
……，Ｏ₊₂による各出力値をそれぞれf₁，…
…，ｆ₊₂とすると、これらの出力値f₁，……，
ｆ₊₂は、また、ORアレイ２からORパリテイ回
路５に供給する入力値でもある。さらに、AND
アレイ１からORアレイ２に入力する各積項線
W₁，……，Ｗ_n+4による各値をそれぞれb₁，…
…，ｂ_n+4とし、これらの値を積項線の出力値と
呼ぶことにすると、これらの出力値b₁，……，ｂ
_n+4は、また、ORアレイ２からANDパリテイ回
路６に供給する入力値でもあり、PLA回路に
AND―OR構成を用いている場合には、積項選択
回路４によつて選択した積項線上の積項がAND
アレイ１に対する入力値によつて形成されたとき
にのみ“１”なる出力値となる。なお、本発明により付加した各信号線と従来か
ら用いていた各信号線との構成配置における位置
関係に関しては、積項線Ｗ_n+1については上述し
た図示の位置に限る必要はなく、第２図示の構成
において積項線Ｗ_n+2より左側にあれば、任意所
望の位置とすることができる。また、ANDパリ
テイ積項線Ｗ_n+1およびORパリテイ出力線Ｏ₊₁
における各格子点の接続について、上述した図示
の例においては、ANDアレイ１の各行およびOR
アレイ２の各列の接続点の個数がともに奇数とな
るように設定したが、それらの接続点の個数につ
いては、いずれか一方、もしくは、双方ともに偶
数となるように各格子点の接続状態を設定して
も、以下に詳述する演算手法と同様の演算手法を
適用することができる。つぎに、本発明論理回路装置における論理回路
故障検出の動作について説明すると、第１図示の
構成においては、まず、外部から印加するモード
切換え信号により入力回路３および積項選択回路
４を制御して、本発明演算回路装置を、通常モー
ドと故障検出モードとのいずれかの動作状態に切
換える。しかして、通常モードの動作状態におい
ては、積項選択回路４を構成するシフトレジスタ
は、自動的に、もしくは、外部からの入力信号に
より制御されて、その各段の並列出力値S₁，…
…，Ｓ_n+4のうち出力値Ｓ_nが“１”となり、出力
値Ｓ_n+1，……，Ｓ_n+4が“０”となるように設定
される。したがつて、これらの並列出力値S₁，…
…，Ｓ_n+4によつて第２図示のPLA回路における
各積項線W₁，……，Ｗ_n+4のうち積項線W₁，…
…，Ｗ_nが選択されることになる。また、第２図
示のPLA回路に対する外部からの入力情報に関
しては、第１図示の構成における入力情報が入力
回路３を介してそのままANDアレイ１に入力さ
れ、その外部入力情報に対して、ANDアレイ１
およびORアレイ２よりなる第２図示のPLA回路
により実現した関数に応じ形成された出力情報が
ORアレイの各出力値f₁，……，ｆとして計算
され、出力される。一方、故障検出モードの動作状態においては、
まず、第１図示の構成における入力回路３および
積項選択回路４をそれぞれ構成する各シフトレジ
スタに、後述する初期値が、自動的に、あるい
は、外部からの入力信号により制御されて、それ
ぞれ設定される。ついで、かかる初期値の設定を
行なつた積項選択回路４の各出力値S₁，……，Ｓ
_n+4により選択された各積項線に基づき、入力回
路３を構成するシフトレジスタの各段からの並列
出力値をANDアレイ１に供給する各入力値a₁，
……，ａ_oとして第２図示のPLA回路により計算
した各出力値f₁，……，ｆ₊₂をORパリテイ回
路５にそれぞれ入力するとともに、各積項線によ
る各出力値b₁，……，ｂ_n+2をANDパリテイ回路
６にそれぞれ入力し、それらの各パリテイ回路５
および６においてパリテイの計算がそれぞれ行な
われ、それらの各パリテイ回路５および６の出力
値Z₁およびZ₂が帰還値計算回路７に入力される。
さらに、積項線Ｗ_n+3およびＷ_n+4による出力値ｂ
_n+3およびｂ_n+4もそのままの形で帰還値計算回路
７に入力される。したがつて、帰還値計算回路７
には、それら４本の信号線による各出力値Z₁，
Z₂，ｂ_n+1およびｂ_n+2が入力されて、それらの入
力値に基づいて次に積項選択回路４に印加して積
項線選択動作を制御すべき出力値Ｙの計算が行な
われる。すなわち、次の過程においては、積項選
択回路４を構成するシフトレジスタにはこの帰還
値計算回路７の出力値Ｙが入力され、また、入力
回路３を構成するシフトレジスタには“１”が入
力され、それらのシフトレジスタに印加してある
外部クロツクパルスに同期してそれらの入力値が
それぞれシフトされ、それぞれの回路における新
たな出力値が設定される。ついで、それら更新さ
れた積項選択回路４および入力回路３におけるシ
フトレジスタの各段からの並列出力値S₁，……，
Ｓ_n+4およびa₁，……，ａ_oにそれぞれ応じて、再
度、第２図示のPLA回路の各出力値f₁，……，ｆ
₊₂が新たに得られ、以後、上述した回路動作が
繰返し行なわれて、ANDパリテイ回路６および
ORパリテイ回路５からのその都度入力されるパ
リテイ出力値に基づいて帰還値計算回路７の出力
値Ｙが新たに繰返し計算される。以上のようにして、外部クロツクパルスに同期
した同様の回路動作が繰返し行なわれる結果、そ
の回路動作の繰返しの都度、積項選択回路４およ
び入力回路３をそれぞれ構成する各シフトレジス
タの並列出力値がそれぞれ更新される。しかし
て、第２図示のPLA回路のアレイの大きさ、す
なわち、各アレイ１および２を構成するANDゲ
ートおよびORゲートの個数に応じた適切なクロ
ツク数、すなわち、時間の経過後、外部クロツク
パルスの供給を停止して上述の回路動作の繰返
し、すなわち、演算回路故障検出動作を終了す
る。しかして、その終了時に積項選択回路４を構
成するシフトレジスタの各段に残留した最終値に
は、第１図示の構成による演算回路装置内におけ
る故障発生の有無を示す故障情報が保持されてい
るわけであるから、そのシフトレジスタ各段の最
終値をフラグ回路８に供給し、例えば、第１図示
の回路装置の正常動作時における上述したと同様
の故障検出動作の結果得られた同様の最終値を予
め記憶しておいて比較するなどして回路装置内の
故障の有無を判別し、そのフラグ回路８の出力値
Ｘにより回路装置内の故障の有無を表示する。な
お、上述した回路装置の構成および動作によつて
は、帰還値計算回路７およびフラグ回路８自体に
発生した故障は検出し得ない場合が生ずるので、
かかる故障検出専用回路自体の故障をも確実に検
出し得るようにするには、それらの故障検出専用
回路を二重に構成配置し、それら２系統の故障検
出専用回路による検出結果を比較対照してチエツ
クするようにすれば、それら２、系統の故障検出
専用回路に同時に故障が発生する確率は極めて小
さいのであるから、少なくとも一方のみに故障が
発生しても前述した演算回路故障検出動作は支障
なく行なわれる。つぎに、第１図示の構成による本発明演算回路
装置の故障検出モードの動作時における入力回路
３および積項選択回路４をそれぞれ構成する各シ
フトレジスタの各段の並列出力値による演算回路
故障検出を可能とする判別動作の態様の例を第１
表を参照して説明する。

【表】第１表として示す状態遷移表は、本発明回路装
置中のPLA回路を構成する各アレイ１，２にお
ける積項線Ｗの本数ｍおよびORアレイ２の出力
線Ｏの本数がともに偶数である場合における入
力回路３および積項選択回路４を構成する各シフ
トレジスタの故障検出動作開始時からの経過時間
を表わす各時刻Ｔにおける各段の並列出力値を表
にして示したものである。なお、それらの出力値
は、すべて、回路装置内に故障が存在しない場合
において各時刻毎に生成された値であり、また、
各時刻における帰還値計算回路７の出力値Ｙを、
ORパリテイ回路５の出力値Z₁、ANDパリテイ回
路６の出力値Z₂並びに積項線Ｗ_n+3およびＷ_n+4に
よる各出力値ｂ_n+3およびｂ_n+4の関数として、つ
ぎのプール式により計算した結果に基づいて第１
表に併記してある。Ｙ＝₂・_n+4＋Z₁・_n+3・ｂ_n+4 ＋Z₁・ｂ_n+3・_n+4＋₁・Z₂・_n+3 つぎに、上述の状態遷移表における各シフトレ
ジスタ各段の並列出力値が表わす検査パターンに
よつて検出可能な回路装置内の故障の種類、その
検査パターンの名称および故障有無判別回路の構
成例について説明する。なお、つぎに述べる各種
の故障については、本発明回路装置内において
は、同時には１種類しか発生しないものとする。しかして、PLA回路を構成するORアレイ２に
おける単一接点短絡開放故障およびそれと等価の
故障は、時刻Ｔ_4t（ｔ＝１，……，ｍ＋４）にお
いて検出される。この接点短絡開放故障とは、ア
レイの各格子点のうち、開放状態にあるべきもの
が短絡されて接続状態になつている故障および接
続状態にあるべきものが開放されて接続状態にな
い故障をいい、かかる種類の故障検出の態様をつ
ぎに述べる。すなわち、まず、各積項線W₁，……，Ｗ_n+2の
うちのある１本の積項線Ｗ_j上に単一接点短絡開
放故障が存在する場合には、時刻Ｔ_4jにおける検
査パターンを入力することによつてその単一の積
項線Ｗ_jのみが選択され、その積項線Ｗ_j上におい
て接続状態にある格子点の個数が偶数となり、故
障が存在しない場合にANDパリテイ回路６の出
力値Z₂がZ₂＝１であつたのに対してZ₂＝０とな
る。また、帰還値計算回路７の４入力値のうち、
他の各入力値は、Z₁＝１，ｂ_n+3＝０およびｂ_n+4
＝０となり、故障が存在しない場合と同じ出力値
であるから、結局、フラグ回路８の出力値Ｙが、
前述したプール式に基づき、故障が存在しない場
合にＹ＝０となるのに対して故障が存在する場合
にはＹ＝１となり、引続く次の時刻Ｔに、積項選
択回路４にかかる故障検出結果の故障情報Ｙ＝１
が入力されることになる。また、本発明により付
加した積項線Ｗ_n+3上に発生した単一接点短絡開
放故障については、時刻Ｔ_4n+3における検査パタ
ーンを入力することによつてANDパリテイ回路
６の出力値Z₂のみがその故障がない場合とは異な
る出力値となり、その結果、フラグ回路８の出力
値Ｙが、かかる故障がない場合におけるＹ＝０に
対してかかる故障がある場合にはＹ＝１となり、
引続く次の時刻Ｔに、積項選択回路４にかかる故
障検出結果の故障情報Ｙ＝１が入力される。しか
して、かかる各積項線W₁，……，Ｗ_n+3上の故障
の影響がフラグ回路８の出力値Ｙの値に反映され
るのは、上述した各時刻T₄₁，……，Ｔ_4n+3にお
ける各検査パターンが入力されたときのみであ
り、しかも、かかる入力によつて検出された故障
を表わす故障情報が積項選択回路４によつて入力
されてから故障検出動作の終了時まで、積項選択
回路４を構成するシフトレジスタの長さｍ＋４よ
り短かいｍ＋３以下の個数のクロツクパルスしか
供給されないのであるから、その場合における積
項選択回路４の最終出力値には、回路装置に故障
が存在しない場合におけるとは異なる値、すなわ
ち、故障情報が残存することになる。さらに、本
発明により付加した最終積項線Ｗ_n+4上に発生し
た単一接点短絡開放故障については、時刻Ｔ_4n+4
における検査パターンを入力することによつて、
上述した場合における同様に、ANDパリテイ回
路６の出力値Z₂のみが故障がない場合とは異なる
値をとり、その結果、故障がない場合におけるフ
ラグ回路８の出力値Ｙ＝０に対し、故障がある場
合にはＹ＝１となり、次の時刻Ｔに積項選択回路
８にこの故障情報Ｙ＝１が入力される。したがつ
て、故障情報Ｙ＝１が積項選択回路８に入力され
ると、以後、故障がない場合の回路動作に比して
１クロツクずつ先行した状態の動作状態となり、
その結果、積項選択回路４の最終出力値にその故
障情報が残存して現われることになる。以上の故障検出動作によりORアレイ２に生じ
た単一接点短絡開放故障およびそれと等価の故障
が検出されるが、ANDアレイ１に生じた単一接
点短絡開放故障およびそれと等価の故障も、上述
したと同様にして、時刻Ｔ_1u（ｕ＝１，……，
ｎ）における検査パターンを入力することによつ
て検出され、積項選択回路４の最終出力値にその
故障情報が残存して示される。つぎに、ANDパリテイ回路６内に生じた単一
固定故障およびそれと等価の故障は、時刻Ｔ_4n+
_１，Ｔ_4n+3，Ｔ_4n+4における３種類の検査パター
ンを入力することによつて検出され、積項選択回
路４の最終出力値にその故障情報が残存して示さ
れる。なお、その場合におけるANDパリテイ回
路６は、各積項線W₁，……，Ｗ_n+2からなる計ｍ
＋２本の信号線による各出力値b₁，……，，ｂ_n+2
を入力として出力値Z₂を得るようにしたパリテイ
素子による木状回路となるが、その具体的回路構
成については任意に設定することができる。一
方、ORパリテイ回路５は、OR出力線O₁，……
Ｏ₊₂からなる＋２本の信号線による各出力値
f₁，……，ｆ₊₂を入力として出力値Z₁を得るよ
うにしたパリテイ素子による木状回路となるが、
前述した例においては、時刻Ｔ_4n+1，Ｔ_4n+3，Ｔ₄
_＋４における３種類の検査パターンを入力すること
によつて、このORパリテイ回路５自体に生じた
故障をも検出し得るようにした回路構成とする必
要がある。かかる回路構成の例を第３図に示す。
図示の構成によるORパリテイ回路５は、時刻Ｔ₄
_ｎ＋１，Ｔ_4n+3，Ｔ_4n+4における３種類の検査パター
ンを入力することによつて選択される積項線Ｗ_n+
_１，Ｗ_n+3，Ｗ_n+4とOR出力線O₁，……，Ｏ₊₂と
の各格子点における接続状態の有無に依存して構
成成されており、したがつて、それらの各格子点
における接続状態を適切に変更して設定すれば、
第３図に示したのとは異なる回路構成とすること
も可能である。また、新たに積項線を付加するこ
とによつてORパリテイ回路５の故障を検出し得
るようにした検査パターンを入力として印加し得
るように構成することもできる。つぎに、入力回路３および積項選択回路４を構
成する各シフトレジスタに生ずるシフト機能障害
あるいは単一固定故障およびそれと等価の故障に
ついては、上述した各検査パターンのうち少なく
ともいずれか１種類の検査パターンを入力とする
ことによつて検出することができ、その故障情報
が積項選択回路４の最終出力値に残存して示され
る。以上に詳述したように、本発明論理回路装置に
おいては、PLA回路のアレイによつて構成され
た演算回路により実現される関数の如何には全く
依存することなく、アレイの大きさを表わす積項
線の本数ｍ、AND入力線の本数ｎおよびOR出力
線の本数のみに依存して構成し得る検査パター
ンを入力とすることにより、上述した各種の故障
の検出が可能となり、しかも、故障の見逃し率、
すなわち、故障を検出しても出力値を圧縮してい
るがために最終的にはその故障検出情報が失なわ
れる率が“０”となり、故障を見逃すおそれがな
い、という優れた特質をも有していることにな
る。また、以上の説明においては、本発明回路装
置の構成例としてアレイの大きさを示す上述の各
信号線本数ｍおよびがともに偶数である場合に
ついて述べたが、他の場合においても、フラグ回
路８の出力値Ｙのプール式による関数を修正する
だけで、上述した態様の本発明による自律故障検
出を適用することができる。本発明演算回路装置の構成および作用について
以上に詳述したが、本発明回路装置の構成につい
ては、さらに、クロツクパルスの発生も本発明回
路装置内で行なうようにすることも極めて容易で
あり、その場合には、故障検出モードと通常モー
ドとの動作状態の切換えを制御することのみによ
つて極めて簡単に故障検出を行ない得るようにす
ることもできる。ここで、本発明による自律故障検出の要点を要
約して述べると、故障検査を行なうべき論理回路
に、従来の故障検査において使用した検査パター
ン発生器および出力データ系列圧縮器の双方の機
能を兼備した付加回路を組込み、論理回路の出力
を適切に圧縮したうえでその付加回路に帰還する
ことによつて検査パターンを自律的に発生させ、
その自律発生した検査パターンを引続き検査用入
力値として故障検査を行なうべき演算回路に印加
するようにし、しかも、上述の付加回路に帰還す
る論理回路出力の値を、回路装置内に故障が存在
しない場合には故障検査に必要な検査パターンの
すべてが順次に得られるように値とし、回路装置
内に故障が存在する場合には故障が存在しない場
合の上述した値とは異なる値であつて、さらに、
その故障時出力値によつて故障検査の終了時に故
障情報が圧縮されて出力データ系列内に残存して
保持されているような値とすることにある。なお、故障検査の対象とする論理回路としての
PLA回路については、ANDアレイおよびORアレ
イのみによる基本的な回路構成の他に、デコーダ
を付加したPLA回路とすることもでき、また、
ANDアレイおよびORアレイによつて構成された
回路部分の各格子点の接続状態に着目して高密度
化を図つた回路構成とすることもでき、これらの
回路構成に対しても、本発明により上述したと同
様にして、故障検出が確実かつ容易な自律検査論
理回路を構成することができ、また、PLA回路
にフリツプフロツプおよび帰還線を付加して順序
回路の形態にした回路構成に対しても、故障検出
モードによる動作時にそのフリツプフロツプをス
キヤン方式のシフトレジスタとして用いることに
より、本発明により上述したと同様にして、故障
検出が確実容易な自律検査論理回路を構成するこ
とができる。さらには、PLA回路と同様のアレ
イ構造を有する種々の形態の読出し専用メモリの
故障検査についても、その読出し専用メモリを故
障検査対象の論理回路として、上述したところを
適切に変更し、本発明による自律故障検査を同時
に適用することができる。以上の説明から明らかなように、本発明によれ
ば、故障検査の対象とする論理回路に簡単な構成
の付加回路を追加して配設することのみにより、
確実かつ容易な故障検出が可能となるばかりでな
く、故障検出のための回路動作が極めて単純であ
つて、任意所望の論理関数を実現する任意の論理
回路に容易に適用可能の自律故障検査を達成する
ことができる。したがつて、本発明による自律検
出可能の論理回路装置は、電子計算機、通信系、
制御系等における論理回路乃至集積論理回路に、
高信頼度の論理回路装置として広く適用し得る、
という実用上の顕著な効果が得られる。

【図面の簡単な説明】

第１図は本発明論理回路装置の基本的構成の例
を示すブロツク線図、第２図は同じくそのPLA
回路からなる論理回路の構成例を示すブロツク線
図、第３図は同じくそのORパリテイ回路の構成
例を示す回路図である。１…PLA回路ANDアレイ、２…PLA回路ORア
レイ、３…入力回路、４…積項選択回路、５…
ORパリテイ回路、６…ANDパリテイ回路、７…
帰還値計算回路、８…フラグ回路。

Claims

【特許請求の範囲】

１任意の論理関数を実現し得る論理回路にその
論理回路の出力データを圧縮して前記論理関数に
依存しない複数種類の検査パターンを発生させる
付加回路を組合わせて構成し、前記論理回論が前
記論理関数を実現し得る通常動作モードと前記付
加回路により前記論理回路の出力データを圧縮し
て発生させた前記検査パターンを前記論理回路の
入力データとする故障検出モードとを切換えて動
作させ、前記故障検出モードの動作時に、前記論
理回路および前記付加回路の故障が存在しない場
合には複数種類の前記検査パターンを順次に発生
させるとともに、前記論理回路および前記付加回
路の故障が存在する場合には検査終了時に前記付
加回路に故障情報が残存して前記論理回路および
前記付加回路の故障を表示するようにしたことを
特徴とする自律検査可能の論理回路装置。