JPH03262044A - 信号群制御回路 - Google Patents
信号群制御回路Info
- Publication number
- JPH03262044A JPH03262044A JP2061380A JP6138090A JPH03262044A JP H03262044 A JPH03262044 A JP H03262044A JP 2061380 A JP2061380 A JP 2061380A JP 6138090 A JP6138090 A JP 6138090A JP H03262044 A JPH03262044 A JP H03262044A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- signal group
- circuit
- pull
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 9
- 238000011156 evaluation Methods 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号群制御回路に関する。
主記憶装置においては、転送能力を向上させるためやア
ドレス空間を大きくとるため、上位装置とのデータ及び
アドレスの信号数のやりとりを多くする必要がある。
ドレス空間を大きくとるため、上位装置とのデータ及び
アドレスの信号数のやりとりを多くする必要がある。
また、上位装置との接続は複数のケーブル等により行な
われるがケーブルの抜は等がわかるようにケーブルが抜
けているとパリティエラーが発生する構成の信号群制御
回路になっていた。
われるがケーブルの抜は等がわかるようにケーブルが抜
けているとパリティエラーが発生する構成の信号群制御
回路になっていた。
上述した従来の信号群制御回路は、主記憶装置をメモリ
テスター等と接続してユニットテストを行なう場合、接
続するべき信号数が多すぎるとテスターの限界を越えて
しまう場合がででくるが、テスター側は各種機種の主記
憶装置に対応する必要があるため簡単に変更することは
できない。
テスター等と接続してユニットテストを行なう場合、接
続するべき信号数が多すぎるとテスターの限界を越えて
しまう場合がででくるが、テスター側は各種機種の主記
憶装置に対応する必要があるため簡単に変更することは
できない。
主記憶装置の論理構造上、例えばデータのある部分のみ
テスターと接続してユニットテストできる場合でも、未
接続の信号がでてくるとパリティエラー等を検出してし
まい、うまくユニットテストができないという欠点があ
る。
テスターと接続してユニットテストできる場合でも、未
接続の信号がでてくるとパリティエラー等を検出してし
まい、うまくユニットテストができないという欠点があ
る。
本発明の信号群制御回路は、信号群のうちパリティ以外
の信号群を論理“０”か“１”のどちらかに傾くように
する手段と、プルダウン回路とプルアップ回路とこの２
つの回路のうち一方を任意に選択した信号群のうちのパ
リティ信号群に接続可能な手段と、信号群を受信しかつ
パリティチエツクを行う回路とを有している。
の信号群を論理“０”か“１”のどちらかに傾くように
する手段と、プルダウン回路とプルアップ回路とこの２
つの回路のうち一方を任意に選択した信号群のうちのパ
リティ信号群に接続可能な手段と、信号群を受信しかつ
パリティチエツクを行う回路とを有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。本
図は、奇数パリティが付加されたｎバイト幅のデータ線
をもつ主記憶装置に実施した例である。
図は、奇数パリティが付加されたｎバイト幅のデータ線
をもつ主記憶装置に実施した例である。
受信及びエラー検出回路１０〜ｎｏは、データ信号群１
１０〜１１７．・・・・・・、１ｎＯ〜１ｎ７及びパリ
ティ信号１１８〜１ｎ８を各々受信して内部データ信号
群２１０〜２１７．・・・・・・、２ｎＯ〜２ｎ７を出
力すると共にパリティチエツクを行いその結果をエラー
信号群２１８〜２ｎ８として出力する。
１０〜１１７．・・・・・・、１ｎＯ〜１ｎ７及びパリ
ティ信号１１８〜１ｎ８を各々受信して内部データ信号
群２１０〜２１７．・・・・・・、２ｎＯ〜２ｎ７を出
力すると共にパリティチエツクを行いその結果をエラー
信号群２１８〜２ｎ８として出力する。
プルダウン回路１１〜ｎ１は、データ信号群１１０〜１
１７．・・・・・・、１ｎＯ〜１ｎ７と接続してデータ
信号群１１０〜１１７．・・・・・・、１ｎＯ〜１ｎ７
が上位装置と未接続時には論理“０”になるようにして
いる。
１７．・・・・・・、１ｎＯ〜１ｎ７と接続してデータ
信号群１１０〜１１７．・・・・・・、１ｎＯ〜１ｎ７
が上位装置と未接続時には論理“０”になるようにして
いる。
プルダウン回路１はプルダウン信号３００を出力する。
プルアップ回路２はプルアップ信号４００を出力する。
切替回路３はプルダウン信号３００とプルアップ信号を
受信してこの２つの信号の一方を選択してパリティ信号
群１１８〜１ｎ８と接続する。
受信してこの２つの信号の一方を選択してパリティ信号
群１１８〜１ｎ８と接続する。
次に本装置の動作について説明する。
主記憶装置がシステムに組込まれている場合、上位装置
とデータ信号群及びパリティ信号群１１０〜１１８．・
・・・・・、１ｎＯ〜１ｎ８はすべて接続される。
とデータ信号群及びパリティ信号群１１０〜１１８．・
・・・・・、１ｎＯ〜１ｎ８はすべて接続される。
この場合、切替回路３はプルダウ、ン信号３００を選択
してパリティ信号群１１８〜１ｎ８と接続されるように
する。
してパリティ信号群１１８〜１ｎ８と接続されるように
する。
こうすることでケーブル抜は等が生じた場合、データ及
びパリティがすべて論理“０″となるのでパリティエラ
ーを検出することが可能になる。
びパリティがすべて論理“０″となるのでパリティエラ
ーを検出することが可能になる。
一方、主記憶装置をユニットテストでメモリテスターに
接続してテストしようとする場合、論理構成上、データ
信号群及びパリティ信号群１１０〜１１８．・・・・・
・、１ｎＯ〜１ｎ８をすべて接続しなくても、ある程度
のテストができ、テスターもすべて接続して評価する能
力がないような場合、切替回路３はプルアップ信号４０
０を選択してパリティ信号群１１８〜１す８と接続され
るようにする。
接続してテストしようとする場合、論理構成上、データ
信号群及びパリティ信号群１１０〜１１８．・・・・・
・、１ｎＯ〜１ｎ８をすべて接続しなくても、ある程度
のテストができ、テスターもすべて接続して評価する能
力がないような場合、切替回路３はプルアップ信号４０
０を選択してパリティ信号群１１８〜１す８と接続され
るようにする。
こうすることでメモリテスターと接続されないデータ信
号群及びパリティ信号群があってもパリティはあうため
、エラー検出はされず評価の妨げにはならない。
号群及びパリティ信号群があってもパリティはあうため
、エラー検出はされず評価の妨げにはならない。
このように主記憶装置が実際のシステムに組みこまれた
場合と、メモリテスター等に接続されてユニットテスト
されている場合とでデータ及びパリティ信号群が未接続
状態であってもパリティがあうようにしたり、あわない
ようにしたり選択可能な回路が実現できる。
場合と、メモリテスター等に接続されてユニットテスト
されている場合とでデータ及びパリティ信号群が未接続
状態であってもパリティがあうようにしたり、あわない
ようにしたり選択可能な回路が実現できる。
以上説明したように本発明は、パリティ付信号群が未接
続状態時にパリティがあう状態とあわない状態とに任意
に選択できる構成にすることにより、システムに組込ま
れている場合、ケーブル抜は等が検出できると共に、ユ
ニットテスト時にはパリティ信号群をすべて接続しなく
ても効率よく、またメモリテスター側に負担をかけずに
評価できる効果がある。
続状態時にパリティがあう状態とあわない状態とに任意
に選択できる構成にすることにより、システムに組込ま
れている場合、ケーブル抜は等が検出できると共に、ユ
ニットテスト時にはパリティ信号群をすべて接続しなく
ても効率よく、またメモリテスター側に負担をかけずに
評価できる効果がある。
第１図は、本発明の一実施例を示すブロック図である。
１・・・・・・プルダウン回路、２・・・・・・プルア
ップ回路、３・・・・・・切替回路、１０〜ｎｏ・旧・
・受信及びエラー検出回路、１１〜ｎ１・・・・・・プ
ルダウン回路、１１０〜１１７．・・・・・・、１ｎＯ
〜Ｉｎ？・・・・・・データ信号群、１１８〜１ｎ８・
・・・・・パリティ信号群、２１０〜２１７．・・・・
・・、２ｎＯ〜２ｎ７・・・・・・内部データ信号群、
２１８〜２ｎ８・・・・・・エラー信号群、３００・・
・・・・プルダウン信号、４００・・・・・・プルアッ
プ信号。
ップ回路、３・・・・・・切替回路、１０〜ｎｏ・旧・
・受信及びエラー検出回路、１１〜ｎ１・・・・・・プ
ルダウン回路、１１０〜１１７．・・・・・・、１ｎＯ
〜Ｉｎ？・・・・・・データ信号群、１１８〜１ｎ８・
・・・・・パリティ信号群、２１０〜２１７．・・・・
・・、２ｎＯ〜２ｎ７・・・・・・内部データ信号群、
２１８〜２ｎ８・・・・・・エラー信号群、３００・・
・・・・プルダウン信号、４００・・・・・・プルアッ
プ信号。
Claims (1)
- パリテイ付信号群が供給側の装置等と未接続時にパリテ
イがあう状態とあわない状態とに任意に選択できること
を特徴とする信号群制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061380A JPH03262044A (ja) | 1990-03-12 | 1990-03-12 | 信号群制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2061380A JPH03262044A (ja) | 1990-03-12 | 1990-03-12 | 信号群制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03262044A true JPH03262044A (ja) | 1991-11-21 |
Family
ID=13169513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2061380A Pending JPH03262044A (ja) | 1990-03-12 | 1990-03-12 | 信号群制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03262044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006341152A (ja) * | 2005-06-07 | 2006-12-21 | Toyota Motor Corp | 触媒担体及び排ガス浄化触媒の製造方法 |
-
1990
- 1990-03-12 JP JP2061380A patent/JPH03262044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006341152A (ja) * | 2005-06-07 | 2006-12-21 | Toyota Motor Corp | 触媒担体及び排ガス浄化触媒の製造方法 |
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