JPS5841496A - 記憶制御装置 - Google Patents
記憶制御装置Info
- Publication number
- JPS5841496A JPS5841496A JP56137483A JP13748381A JPS5841496A JP S5841496 A JPS5841496 A JP S5841496A JP 56137483 A JP56137483 A JP 56137483A JP 13748381 A JP13748381 A JP 13748381A JP S5841496 A JPS5841496 A JP S5841496A
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- JP
- Japan
- Prior art keywords
- block
- gate
- storage
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ディジタル情報処理システムの中の記憶ブ
ロックから構成されている記憶装置の記憶制御装置、特
に記憶ブロックの一部が故障したときのその代替処理に
関するものである。
ロックから構成されている記憶装置の記憶制御装置、特
に記憶ブロックの一部が故障したときのその代替処理に
関するものである。
オ１図は従来の記憶装置の一例を示すブロック結線図で
ある。図において（１）は記憶装置、（２１〜（６）は
Ｎ個（Ｎは任意の正の整数、図はＮ＝５の場合を例示し
である）の記憶ブロック、（７）〜συはこの記憶ブロ
ックの各々を選択する選択信号を伝送する選択ラインで
ある。
ある。図において（１）は記憶装置、（２１〜（６）は
Ｎ個（Ｎは任意の正の整数、図はＮ＝５の場合を例示し
である）の記憶ブロック、（７）〜συはこの記憶ブロ
ックの各々を選択する選択信号を伝送する選択ラインで
ある。
上記のように構成された記憶装置（１）においては、記
憶ブロック（２）〜（６）の中の１つの記憶ブロック・
例えば記憶ブロック（２）を選択するためには、選択ラ
イン（７）を通じて選択信号・ｌ・を送ることにより選
択していた。
憶ブロック（２）〜（６）の中の１つの記憶ブロック・
例えば記憶ブロック（２）を選択するためには、選択ラ
イン（７）を通じて選択信号・ｌ・を送ることにより選
択していた。
記憶ブロック（１）の一部である記憶ブロック（３１が
故障すると、その記憶ブロック（３）はアクセス不能と
なり、選択ライン（８１よシ選択信号を＃Ｏ・にして記
憶ブロック（３」を選択しないで、残勺の記憶ブロック
＋２１． ＋４１〜（６）のみを使用するように縮退を
行なわなければならなかった。この縮退の機能を持つた
めには、かなυ大規模なディジタル情報処理システムで
なければコスト的に不利であるという欠点があった。
故障すると、その記憶ブロック（３）はアクセス不能と
なり、選択ライン（８１よシ選択信号を＃Ｏ・にして記
憶ブロック（３」を選択しないで、残勺の記憶ブロック
＋２１． ＋４１〜（６）のみを使用するように縮退を
行なわなければならなかった。この縮退の機能を持つた
めには、かなυ大規模なディジタル情報処理システムで
なければコスト的に不利であるという欠点があった。
ま念縮退の機能を持っていｋいディジタル情報処理シス
テムの場合には記憶ブロック（２）〜（６）の一部が故
障すると記憶装置（１）が−切使用不可能と々る欠点が
あった。
テムの場合には記憶ブロック（２）〜（６）の一部が故
障すると記憶装置（１）が−切使用不可能と々る欠点が
あった。
この発明は上記のような従来装置の欠点を除去するため
になされたもので、記憶装置に１個の予備ブロックを備
え、記憶ブロックの一部が故障した場合にはこれに切換
え、縮退を必要としない記憶制御装置を得るこ／Ｉ−ヲ
崩的とするものである。
になされたもので、記憶装置に１個の予備ブロックを備
え、記憶ブロックの一部が故障した場合にはこれに切換
え、縮退を必要としない記憶制御装置を得るこ／Ｉ−ヲ
崩的とするものである。
第２図はこの発明め一実施例を示すブロック結線図でち
ゃ、（１）〜（１１１は上記第１図の同一符号と同−又
は相当部分を示すものである。図において（ハ）〜（ハ
）は各々上記記憶ブロック（２）〜（６）の故障発生信
号を伝える故障信号ライン、に）〜（１）は各々仁の故
障信号ラインからの故障発生信号の極性を反転するＮＯ
Ｔゲート、０カ〜（至）は各々このＮＯＴゲートの各出
力と選択ライン（７）〜αυからの選択信号との論理積
をとるかのゲート、輪は予備記憶ブロック、（ロ）〜■
は各々選択ライン（７）〜αυからの選択信号と故障信
号ライン（財）〜（ハ）からの故障発生信号との論理積
をとるにのゲート、鵠はこの瓜ゲートの全出力の論理和
をとるＯＲゲート、Ｏ乃はこのＯＲゲートの出力である
。
ゃ、（１）〜（１１１は上記第１図の同一符号と同−又
は相当部分を示すものである。図において（ハ）〜（ハ
）は各々上記記憶ブロック（２）〜（６）の故障発生信
号を伝える故障信号ライン、に）〜（１）は各々仁の故
障信号ラインからの故障発生信号の極性を反転するＮＯ
Ｔゲート、０カ〜（至）は各々このＮＯＴゲートの各出
力と選択ライン（７）〜αυからの選択信号との論理積
をとるかのゲート、輪は予備記憶ブロック、（ロ）〜■
は各々選択ライン（７）〜αυからの選択信号と故障信
号ライン（財）〜（ハ）からの故障発生信号との論理積
をとるにのゲート、鵠はこの瓜ゲートの全出力の論理和
をとるＯＲゲート、Ｏ乃はこのＯＲゲートの出力である
。
上記のように構成された記憶制御装置においては、記憶
ブロック（２）が正常−である時には、故障信号ライン
シηからの故障発生信号は・０−出力とすると、ＮＯＴ
ゲート（ハ）の出力は・ｌ・であシ、選択ライン（７）
を通じて選択信号が・１・出力されるとＡＮＤゲート０
９は開き記憶ブロック（２）がアクセスされる。
ブロック（２）が正常−である時には、故障信号ライン
シηからの故障発生信号は・０−出力とすると、ＮＯＴ
ゲート（ハ）の出力は・ｌ・であシ、選択ライン（７）
を通じて選択信号が・１・出力されるとＡＮＤゲート０
９は開き記憶ブロック（２）がアクセスされる。
今例えば記憶ブロック（２）が故障したとすると、故障
ライン３υからの故障発生信号は−１”出力となる。Ｎ
ＯＴゲート−〇出力は＃０・となυ、選択ライン（７）
を通じて選択信号が・１輸出力されても、ハのゲート０
メは開かず記憶ブロック（２）をアクセスすることはで
きない。しかし一方−ゲー） （４１）は開き、ＯＲゲ
ート（ハ）に＃１ｍ入力され、ＯＲゲート−の出力（６
）は・ｌ−出力となシ、予備記憶ブロック（ト）がアク
セスされる。記憶ブロック（２）の故障時に、同時に他
の記憶ブロック（３１〜（６）が故障発生する頻度は少
ないので、故障信号ラインＱ１）にのみ故障発生信号が
−１”出力されるとして、２重に予備記憶ブロック（６
）がアクセスされることは絶対ないようにする。
ライン３υからの故障発生信号は−１”出力となる。Ｎ
ＯＴゲート−〇出力は＃０・となυ、選択ライン（７）
を通じて選択信号が・１輸出力されても、ハのゲート０
メは開かず記憶ブロック（２）をアクセスすることはで
きない。しかし一方−ゲー） （４１）は開き、ＯＲゲ
ート（ハ）に＃１ｍ入力され、ＯＲゲート−の出力（６
）は・ｌ−出力となシ、予備記憶ブロック（ト）がアク
セスされる。記憶ブロック（２）の故障時に、同時に他
の記憶ブロック（３１〜（６）が故障発生する頻度は少
ないので、故障信号ラインＱ１）にのみ故障発生信号が
−１”出力されるとして、２重に予備記憶ブロック（６
）がアクセスされることは絶対ないようにする。
上記は一例として記憶ブロック（２）が故障した場合に
ついて述べたが、他の記憶ブロック（３）〜（６）が故
障しても同様に予備記憶ブロック■を代替としてアクセ
スすることができることは明らかである。
ついて述べたが、他の記憶ブロック（３）〜（６）が故
障しても同様に予備記憶ブロック■を代替としてアクセ
スすることができることは明らかである。
この発明は以上説明したとおり、記憶装置に１個の予備
記憶ブロックを備え論理回路によりこの予備記憶ブロッ
クを故障記憶ブロックの代替制御を可能にしたので、縮
退機能を持たずに記憶装置全体の信頼性向上が得られる
という効果がある。
記憶ブロックを備え論理回路によりこの予備記憶ブロッ
クを故障記憶ブロックの代替制御を可能にしたので、縮
退機能を持たずに記憶装置全体の信頼性向上が得られる
という効果がある。
第１図は従来の記憶制御装置の一例を示すブロック図、
第２図はこの発明の一実施例を示すブロック図である。 図において（１）は記憶装置、（２）〜（６）は各々記
憶ブロック、（７）〜（１１１は各々選択ライン、Ｈ〜
（ト）は各々故障信号ライン、（ハ）〜■は各々ＮＯＴ
ケート、（ト）〜（至）は各々Ｎのゲート、（４Ｉは予
備記憶ブロック、ｕカル（９）はＡＮＤゲート、（９）
はＯＲゲートである。 なお各図中同一符号は同−又は相当部分を示すものとす
る。 代理人 葛 野 信 −
第２図はこの発明の一実施例を示すブロック図である。 図において（１）は記憶装置、（２）〜（６）は各々記
憶ブロック、（７）〜（１１１は各々選択ライン、Ｈ〜
（ト）は各々故障信号ライン、（ハ）〜■は各々ＮＯＴ
ケート、（ト）〜（至）は各々Ｎのゲート、（４Ｉは予
備記憶ブロック、ｕカル（９）はＡＮＤゲート、（９）
はＯＲゲートである。 なお各図中同一符号は同−又は相当部分を示すものとす
る。 代理人 葛 野 信 −
Claims (1)
- ディジタル情報処理システム中のＮ個（Ｎは任意の正の
整数）の記憶ブロックから構成されている記憶装置の各
記憶ブロックを基本処理装置からのＮ本の選択ラインを
通じての選択信号により直接任意に選択できる記憶制御
装置において、上記記憶ブロックの中の１つに事故が発
生した場合に発せられる故障信号により故障ブロックと
代替するための１個の予備記憶ブロック、上記故障信号
と選択信号とから識別し選択信号を故障した記憶ブロッ
クから予備記憶ブロックに切り換える手段を備えたこと
を特徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137483A JPS5841496A (ja) | 1981-09-01 | 1981-09-01 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137483A JPS5841496A (ja) | 1981-09-01 | 1981-09-01 | 記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5841496A true JPS5841496A (ja) | 1983-03-10 |
Family
ID=15199683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137483A Pending JPS5841496A (ja) | 1981-09-01 | 1981-09-01 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61151774A (ja) * | 1984-12-25 | 1986-07-10 | Toshiba Corp | 多重計算機システムの予備バルク２重化方法 |
| JPH01134646A (ja) * | 1987-11-20 | 1989-05-26 | Fujitsu Ltd | 交替メモリ制御方式 |
-
1981
- 1981-09-01 JP JP56137483A patent/JPS5841496A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61151774A (ja) * | 1984-12-25 | 1986-07-10 | Toshiba Corp | 多重計算機システムの予備バルク２重化方法 |
| JPH01134646A (ja) * | 1987-11-20 | 1989-05-26 | Fujitsu Ltd | 交替メモリ制御方式 |
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