JPH02187821A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPH02187821A JPH02187821A JP592689A JP592689A JPH02187821A JP H02187821 A JPH02187821 A JP H02187821A JP 592689 A JP592689 A JP 592689A JP 592689 A JP592689 A JP 592689A JP H02187821 A JPH02187821 A JP H02187821A
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- Japan
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- signal
- output
- circuit
- arithmetic
- carry
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- Pending
Links
- 230000005856 abnormality Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- GKJZMAHZJGSBKD-NMMTYZSQSA-N (10E,12Z)-octadecadienoic acid Chemical compound CCCCC\C=C/C=C/CCCCCCCCC(O)=O GKJZMAHZJGSBKD-NMMTYZSQSA-N 0.000 description 1
- 241000238366 Cephalopoda Species 0.000 description 1
- 101000728115 Homo sapiens Plasma membrane calcium-transporting ATPase 3 Proteins 0.000 description 1
- 102100029744 Plasma membrane calcium-transporting ATPase 3 Human genes 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は情報処理装置に使用される演算回路に関する
。
。
従来、この種の演算回路は故障による出力データ不正を
防ぐため、演算回路の２重化手段もしくは入力データと
そのパリティから出力値のパリティを予測するパリティ
予測手段が用いられる。前者の２重化手段は同一演算回
路を２つ持ち、同一人力データを与え、その出力結果を
比較し、一致するかどうかをチエツクする方法である。
防ぐため、演算回路の２重化手段もしくは入力データと
そのパリティから出力値のパリティを予測するパリティ
予測手段が用いられる。前者の２重化手段は同一演算回
路を２つ持ち、同一人力データを与え、その出力結果を
比較し、一致するかどうかをチエツクする方法である。
また、後者のハリティ予測手段は入力データとそのパリ
ティおよび演算機能より出力結果のパリティを予測出力
し、演算結果よジ生成したパリティと比較して演算器に
異常がないか否かをチエツクする方法である。
ティおよび演算機能より出力結果のパリティを予測出力
し、演算結果よジ生成したパリティと比較して演算器に
異常がないか否かをチエツクする方法である。
上述した従来の演算回路、特に２重化手段を備えた演算
回路は、大きなＭＷ量を必要とするために牌量が制約さ
れる小型コンピュータ等では現実的には採用することが
できない。また、パリティ予測手段を備えた演算回路は
ＨＷ量が２重化手段よりも少ないものの、パリティのみ
チエツク対象となるため、２ビットエラー等が検出でき
ないという欠点がある。
回路は、大きなＭＷ量を必要とするために牌量が制約さ
れる小型コンピュータ等では現実的には採用することが
できない。また、パリティ予測手段を備えた演算回路は
ＨＷ量が２重化手段よりも少ないものの、パリティのみ
チエツク対象となるため、２ビットエラー等が検出でき
ないという欠点がある。
この発明に係る演算回路は、数ビット単位の演算を行う
複数の演算器と、各演算器の桁上げ情報よりキャリイン
信号を生成するキャリルックアヘッド回路を有する演算
回路において、前記キャリルックアヘッド回路と同一回
路構成の他のキャリルックアヘッド回路と、２つのキャ
リルックアヘッド回路の出力値を比較する比較回路と、
マイクロ命令が演算結果を必要とするか否かを判断する
デコーダと、このデコーダの出力により各演算器毎にキ
ャリイン信号を抑止するゲート回路と、各演算器の入力
にそれぞれ同一組合せデータを与えるセレクタと、デコ
ーダの出力により演算器の出力値を比較する比較回路と
を有している。
複数の演算器と、各演算器の桁上げ情報よりキャリイン
信号を生成するキャリルックアヘッド回路を有する演算
回路において、前記キャリルックアヘッド回路と同一回
路構成の他のキャリルックアヘッド回路と、２つのキャ
リルックアヘッド回路の出力値を比較する比較回路と、
マイクロ命令が演算結果を必要とするか否かを判断する
デコーダと、このデコーダの出力により各演算器毎にキ
ャリイン信号を抑止するゲート回路と、各演算器の入力
にそれぞれ同一組合せデータを与えるセレクタと、デコ
ーダの出力により演算器の出力値を比較する比較回路と
を有している。
〔作 用〕
この発明は少ないＨＷ量により故障による出力データの
不正を防止することができる。
不正を防止することができる。
図はこの発明に係る演算回路の一実施例を示すブロック
図であり、−例として制御記憶回路（図示せず）に記憶
されているマイクロ命令に基づきＸ（０：１６）とＹ（
０：１６）のデータを演算（例えば加算）し、Ｚ（０：
１６）に出力する１６ビット演算回路である。同図にお
いて、１ａ〜１ｄは４ビットのＡＬＵ 、 ２ａおよ
び２ｄは各ＡＬＵ１ ａ〜１ ｄの下位からのキャリイ
ン信号を各４ピツ）ＡＬＵ 内の桁上げ生成関数信号Ｇ
、（１＝Ｏ〜３）と桁上げ伝播関数信号Ｐ、で生成する
キャリルックアヘッド回路（以下ＣＬＡ と言う）、
３はＣＬＡ２ｇの出力値とＣＬＡ２ｂの出力値とを比較
チエツクするコンパレータ、４は実行するマイクロ命令
が演算結果を必要とするか否かをデコードし、必要とし
ないときには信号線４ａに「１」を出力するデコーダ、
５ａ〜５ｆは信号線４ａがｒＯＪのときＸ（０：１２）
Ｙ（０：１２）を４ビット単位に分割し各ＡＬＵ１ａ〜
１ｄへ出力し、「１」のときＸ（１２：４）、Ｙ（１２
：４）を各ＡＬＵ１ａ〜１ｄに出力する入力信号セレク
タ、６畠は信号線４ａが「１」のときＡＬＵｆ＆の出力
信号Ｚ（０：４）とＡＬＵｌｂの出力信号Ｚ（４：４）
とを比較チエツクするコンパレータ、６ｂは信号線４ａ
が「】」ノドきＡＬＵＩＣｏ出力信号Ｚ（８：４）とＡ
ＬＵｌｄの出力信号Ｚ（１２：４）とを比較チエツクす
るコンパレータ、７ａ＝７ｃは信号線４＆がｒＯＪのと
きＣＬＡ２ｇが生成したＡＬＵ１ａ〜１ｃのキャリイン
信号を各ＡＬＵ に供給するＡＮＤ ゲートである。
図であり、−例として制御記憶回路（図示せず）に記憶
されているマイクロ命令に基づきＸ（０：１６）とＹ（
０：１６）のデータを演算（例えば加算）し、Ｚ（０：
１６）に出力する１６ビット演算回路である。同図にお
いて、１ａ〜１ｄは４ビットのＡＬＵ 、 ２ａおよ
び２ｄは各ＡＬＵ１ ａ〜１ ｄの下位からのキャリイ
ン信号を各４ピツ）ＡＬＵ 内の桁上げ生成関数信号Ｇ
、（１＝Ｏ〜３）と桁上げ伝播関数信号Ｐ、で生成する
キャリルックアヘッド回路（以下ＣＬＡ と言う）、
３はＣＬＡ２ｇの出力値とＣＬＡ２ｂの出力値とを比較
チエツクするコンパレータ、４は実行するマイクロ命令
が演算結果を必要とするか否かをデコードし、必要とし
ないときには信号線４ａに「１」を出力するデコーダ、
５ａ〜５ｆは信号線４ａがｒＯＪのときＸ（０：１２）
Ｙ（０：１２）を４ビット単位に分割し各ＡＬＵ１ａ〜
１ｄへ出力し、「１」のときＸ（１２：４）、Ｙ（１２
：４）を各ＡＬＵ１ａ〜１ｄに出力する入力信号セレク
タ、６畠は信号線４ａが「１」のときＡＬＵｆ＆の出力
信号Ｚ（０：４）とＡＬＵｌｂの出力信号Ｚ（４：４）
とを比較チエツクするコンパレータ、６ｂは信号線４ａ
が「】」ノドきＡＬＵＩＣｏ出力信号Ｚ（８：４）とＡ
ＬＵｌｄの出力信号Ｚ（１２：４）とを比較チエツクす
るコンパレータ、７ａ＝７ｃは信号線４＆がｒＯＪのと
きＣＬＡ２ｇが生成したＡＬＵ１ａ〜１ｃのキャリイン
信号を各ＡＬＵ に供給するＡＮＤ ゲートである。
次に、上記構成による演算回路の動作について説明する
。まず、マイクロ命令が演算結果を必要とする場合、デ
コーダ４の出力信号＠４ａの信号は「０」となる。この
之め、入力信号セレクタ５＆〜５ｆはＸ（０：１２）、
Ｙ（０：１２）を４ピット学位に分割してＡＬＵ１ａ〜
ｌ ｅ に出力する。このＡ、ＬＵｌａ 〜１ｃはこの
４ピット単位に分割したＸおよびＹの入力により動作し
、それぞれ出力信号Ｚ（０：４）、Ｚ（４：４）、Ｚ（
８：４） 、桁上げ生成関数信号Ｇ。１ＧｌｌＧ２ を
桁上げ伝播信号Ｐ。＋Ｐ１＋Ｐ３を出力する。そして、
ＣＬＡ２ ｍはこのＡＬＵ１ａ〜１ｃの桁上げ生成関数
信号Ｇｏ−６８および桁上げ伝播信号Ｐ。−Ｐ８ の入
力により動作し、下位からのキャリイン信号を生成する
。そして、デコーダ４の出力線４１の信号が「０」のた
め、プントゲート７ｍ−７ｃ の一方の入力端子に「１
」が入力する。このため、アントゲ−）７ａ〜７ＣはＣ
ＬＡ２ｍの出力信号をキャリイン信号Ｃｏ、Ｃ１，Ｃ，
としてＡＬＵｊａ〜１ｃに出力する。この結果、ＡＬＵ
ｌ ａ〜１ ｅは演算結果Ｚ、（０：１６）を出力する
。同時に、コンパレータ３はＣＬＡ２ ｍの出力値とＣ
ＬＡ２ｂの出力値、を比較し、異常がないかのチエツク
を行なう。次に、マイクロ命令が演算結果を必要としな
い場合、デコーダ４の出力信号線４ａの信号は［１コと
なる。このため、入力信号セレクタ５ａ〜５ｆはＸ（１
２：４）、Ｙ（１２：４）を選択してＡＬＵｌ ａ〜１
Ｃに出力する。一方、アントゲ−）７ａ〜７Ｃの一方の
入力端子にｒＯＪが入力するため、このアンドゲート７
ａ〜７ｃは閉じキャリイン信号０１〜Ｃ８は「０」とな
る。このため、ＡＬＵＩ ａ〜１ｄは故障がなければ同
一信号を出力する。一方、コンパレータ６島および６ｂ
はデコーダ４の出力信号線４ａの信号は「１」のため動
作状態になり、コンパレータ６ａｌｄＡＬ０１ａの出力
信号Ｚ（０：４）とＡＬＵｌｂの出力信号Ｚ（４：４）
とを比較し、コンバレーメロｂはＡＬＵｌｃの出力信号
Ｚ（８：４）とＡＬＵｌｄの出力信号Ｚ（１２：４）と
を比較し、異常がないかをチエツクすることができる。
。まず、マイクロ命令が演算結果を必要とする場合、デ
コーダ４の出力信号＠４ａの信号は「０」となる。この
之め、入力信号セレクタ５＆〜５ｆはＸ（０：１２）、
Ｙ（０：１２）を４ピット学位に分割してＡＬＵ１ａ〜
ｌ ｅ に出力する。このＡ、ＬＵｌａ 〜１ｃはこの
４ピット単位に分割したＸおよびＹの入力により動作し
、それぞれ出力信号Ｚ（０：４）、Ｚ（４：４）、Ｚ（
８：４） 、桁上げ生成関数信号Ｇ。１ＧｌｌＧ２ を
桁上げ伝播信号Ｐ。＋Ｐ１＋Ｐ３を出力する。そして、
ＣＬＡ２ ｍはこのＡＬＵ１ａ〜１ｃの桁上げ生成関数
信号Ｇｏ−６８および桁上げ伝播信号Ｐ。−Ｐ８ の入
力により動作し、下位からのキャリイン信号を生成する
。そして、デコーダ４の出力線４１の信号が「０」のた
め、プントゲート７ｍ−７ｃ の一方の入力端子に「１
」が入力する。このため、アントゲ−）７ａ〜７ＣはＣ
ＬＡ２ｍの出力信号をキャリイン信号Ｃｏ、Ｃ１，Ｃ，
としてＡＬＵｊａ〜１ｃに出力する。この結果、ＡＬＵ
ｌ ａ〜１ ｅは演算結果Ｚ、（０：１６）を出力する
。同時に、コンパレータ３はＣＬＡ２ ｍの出力値とＣ
ＬＡ２ｂの出力値、を比較し、異常がないかのチエツク
を行なう。次に、マイクロ命令が演算結果を必要としな
い場合、デコーダ４の出力信号線４ａの信号は［１コと
なる。このため、入力信号セレクタ５ａ〜５ｆはＸ（１
２：４）、Ｙ（１２：４）を選択してＡＬＵｌ ａ〜１
Ｃに出力する。一方、アントゲ−）７ａ〜７Ｃの一方の
入力端子にｒＯＪが入力するため、このアンドゲート７
ａ〜７ｃは閉じキャリイン信号０１〜Ｃ８は「０」とな
る。このため、ＡＬＵＩ ａ〜１ｄは故障がなければ同
一信号を出力する。一方、コンパレータ６島および６ｂ
はデコーダ４の出力信号線４ａの信号は「１」のため動
作状態になり、コンパレータ６ａｌｄＡＬ０１ａの出力
信号Ｚ（０：４）とＡＬＵｌｂの出力信号Ｚ（４：４）
とを比較し、コンバレーメロｂはＡＬＵｌｃの出力信号
Ｚ（８：４）とＡＬＵｌｄの出力信号Ｚ（１２：４）と
を比較し、異常がないかをチエツクすることができる。
以上詳細に説明したように、この発明に係る演算回路に
よれば、キャリルックアヘッド回路の２重化と演算結果
を必要としないマイクロ命令実行時、各４ピツ）ＡＬＵ
の入力にそれぞれ同じ値を入力し、その結果を４ビッ
トＡＬＵ同志で比較チエツクすることにより、少ないＨ
Ｗ量で演算回路の故障チエツクが出来るので、情報処理
装置の信頼度を高めることができる効果がある。
よれば、キャリルックアヘッド回路の２重化と演算結果
を必要としないマイクロ命令実行時、各４ピツ）ＡＬＵ
の入力にそれぞれ同じ値を入力し、その結果を４ビッ
トＡＬＵ同志で比較チエツクすることにより、少ないＨ
Ｗ量で演算回路の故障チエツクが出来るので、情報処理
装置の信頼度を高めることができる効果がある。
図はこの発明に係る演算回路の一実施例を示すブロック
図である。 １ａ〜１ｄ・・・・ＡＬＵ１２ａおよび２ｂ・・・・キ
ャリルックアヘッド回路、３・・・・コンノくレータ、
４・・・・デコーダ、５＆〜５ｆ ・・・・入力信号
セレクタ、５ａおよび６ｂ ・・・・コンパレータ、
７ａ〜７ｃ ・・・・ＡＮＤ ゲート。
図である。 １ａ〜１ｄ・・・・ＡＬＵ１２ａおよび２ｂ・・・・キ
ャリルックアヘッド回路、３・・・・コンノくレータ、
４・・・・デコーダ、５＆〜５ｆ ・・・・入力信号
セレクタ、５ａおよび６ｂ ・・・・コンパレータ、
７ａ〜７ｃ ・・・・ＡＮＤ ゲート。
Claims (1)
- 数ビット単位の演算を行う複数の演算器と、各演算器の
桁上げ情報よりキャリイン信号を生成するキヤリルツク
アヘツド回路とを有する演算回路において、前記キヤリ
ルツクアヘツド回路と同一回路構成の他のキヤリルツク
アヘツド回路と、２つのキヤリルツクアヘツド回路の出
力値を比較する比較回路と、マイクロ命令が演算結果を
必要とするか否かを判断するデコーダと、このデコーダ
の出力により各演算器毎のキャリイン信号を抑止するゲ
ート回路と、各演算器の入力にそれぞれ同一組合せのデ
ータを与えるセレクタと、デコーダの出力により演算器
の出力値を比較する比較回路とを備えたことを特徴とす
る演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP592689A JPH02187821A (ja) | 1989-01-17 | 1989-01-17 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP592689A JPH02187821A (ja) | 1989-01-17 | 1989-01-17 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02187821A true JPH02187821A (ja) | 1990-07-24 |
Family
ID=11624498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP592689A Pending JPH02187821A (ja) | 1989-01-17 | 1989-01-17 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02187821A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123541A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS588351A (ja) * | 1981-07-06 | 1983-01-18 | Nec Corp | 演算試験回路 |
| JPS5936859A (ja) * | 1982-08-26 | 1984-02-29 | Toshiba Corp | 情報処理装置 |
| JPS6227831A (ja) * | 1985-07-29 | 1987-02-05 | Nec Corp | 演算器チエツク回路 |
-
1989
- 1989-01-17 JP JP592689A patent/JPH02187821A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123541A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS588351A (ja) * | 1981-07-06 | 1983-01-18 | Nec Corp | 演算試験回路 |
| JPS5936859A (ja) * | 1982-08-26 | 1984-02-29 | Toshiba Corp | 情報処理装置 |
| JPS6227831A (ja) * | 1985-07-29 | 1987-02-05 | Nec Corp | 演算器チエツク回路 |
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