JPH0628003B2 - 多重化制御装置のデ−タ制御方法及び装置 - Google Patents
多重化制御装置のデ−タ制御方法及び装置Info
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- JPH0628003B2 JPH0628003B2 JP58219170A JP21917083A JPH0628003B2 JP H0628003 B2 JPH0628003 B2 JP H0628003B2 JP 58219170 A JP58219170 A JP 58219170A JP 21917083 A JP21917083 A JP 21917083A JP H0628003 B2 JPH0628003 B2 JP H0628003B2
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
- G06F11/184—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components where the redundant components implement processing functionality
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、高信頼度、高稼動率が要求されるプラント等
の制御装置に適用される多重化制御装置のデータ処理方
法および装置に関する。
の制御装置に適用される多重化制御装置のデータ処理方
法および装置に関する。
一般に、高度の信頼性が要求される制御系にあつては、
処理装置を多重化し、それらの出力を照合することによ
つて、処理装置異常の有無を検出するとともに、常に正
常な処理装置の制御信号を出力するようにしている。出
力の照合方法として、２重系の場合はデジタル情報の論
理積をとる処理やアナログ情報の高値又は低値選択処理
等が適用され、３重系の場合はデジタル情報の多数決処
理や、アナログ情報の中間値又は平均値をとる処理等が
適用されている。
処理装置を多重化し、それらの出力を照合することによ
つて、処理装置異常の有無を検出するとともに、常に正
常な処理装置の制御信号を出力するようにしている。出
力の照合方法として、２重系の場合はデジタル情報の論
理積をとる処理やアナログ情報の高値又は低値選択処理
等が適用され、３重系の場合はデジタル情報の多数決処
理や、アナログ情報の中間値又は平均値をとる処理等が
適用されている。
第１図に、３重化制御装置の一構成例を示す。同図に示
すように、プラントプロセスからの入力情報１０１は分
配回路１０２を介して、３重化された多重処理装置１０
３の各処理装置CPU-A,CPU-B,CPU-Cに配分されるように
なつている。各処理装置ＣＰＵ−Ａ〜Ｃの出力信号は出
力照合回路１０４によつて照合処理され、これにより選
択されたいずれか１つの出力信号が制御信号１０５とし
てプロセスへ出力されるようになつている。
すように、プラントプロセスからの入力情報１０１は分
配回路１０２を介して、３重化された多重処理装置１０
３の各処理装置CPU-A,CPU-B,CPU-Cに配分されるように
なつている。各処理装置ＣＰＵ−Ａ〜Ｃの出力信号は出
力照合回路１０４によつて照合処理され、これにより選
択されたいずれか１つの出力信号が制御信号１０５とし
てプロセスへ出力されるようになつている。
ところが、上述の構成のものにあつて、フイードバツク
制御ループについて考えると、制御信号１０５として選
択された出力信号ＶAを出力している処理装置（例えば
ＣＰＵ−Ａ）にとつては閉ループが形成されているが、
他の処理装置ＣＰＵ−Ｂ，ＣＰＵ−Ｃにとつては開ルー
プになる。したがつて、処理装置ＣＰＵ−Ａ〜Ｃの制御
処理に積分要素を含む内容のものがあると、それら開ル
ープにおける処理装置ＣＰＵ−Ｂ，ＣＰＵ−Ｃにとつて
は、自己の出力信号とこれに対応するプロセスからの入
力情報との制御偏差の絶対値が低減されることがなく、
第２図に示すようにそれらの出力信号ＶB，ＶCは増大さ
れ発散してしまうことになり多重化の意味がなくなる。
また、このような状態のとき、第３図に示すように、ｔ
1においてＣＰＵ−Ａ異常発生を理由に選択する出力信
号を例えばＣＰＵ−Ｃの出力信号に切り換えると、制御
量が大幅に急変してしまうことになる。このように、従
来のものによれば、安定した且つ信頼性の高いフイード
バツク制御が保証されていないという欠点があつた。即
ち、例えば照合方法として中間値をとる処理であつたと
仮定し、ある時点でＣＰＵ−Ａが中間値、ＣＰＵ−Ｂが
高値、ＣＰＵ−Ｃが低値の出力信号をそれぞれ出力して
いた場合、ＣＰＵ−ＢとＣにとつてはプラントからのフ
イードバツク信号と自己の出力信号とには常時偏差があ
ることになる。そして、それらの偏差はそれぞれ積分処
理され次第に大きな制御量の出力信号になつてしまうの
で、出力照合回路１０４によつて選択されるのは常にＣ
ＰＵ−Ａの出力信号になつてしまう。このようなときに
ＣＰＵ−Ａが異常な出力信号を出力すると、選択される
出力信号がＣＰＵ−Ｂ又はＣのものに切り換えられるた
め、上述のような欠点が発生するのである。
制御ループについて考えると、制御信号１０５として選
択された出力信号ＶAを出力している処理装置（例えば
ＣＰＵ−Ａ）にとつては閉ループが形成されているが、
他の処理装置ＣＰＵ−Ｂ，ＣＰＵ−Ｃにとつては開ルー
プになる。したがつて、処理装置ＣＰＵ−Ａ〜Ｃの制御
処理に積分要素を含む内容のものがあると、それら開ル
ープにおける処理装置ＣＰＵ−Ｂ，ＣＰＵ−Ｃにとつて
は、自己の出力信号とこれに対応するプロセスからの入
力情報との制御偏差の絶対値が低減されることがなく、
第２図に示すようにそれらの出力信号ＶB，ＶCは増大さ
れ発散してしまうことになり多重化の意味がなくなる。
また、このような状態のとき、第３図に示すように、ｔ
1においてＣＰＵ−Ａ異常発生を理由に選択する出力信
号を例えばＣＰＵ−Ｃの出力信号に切り換えると、制御
量が大幅に急変してしまうことになる。このように、従
来のものによれば、安定した且つ信頼性の高いフイード
バツク制御が保証されていないという欠点があつた。即
ち、例えば照合方法として中間値をとる処理であつたと
仮定し、ある時点でＣＰＵ−Ａが中間値、ＣＰＵ−Ｂが
高値、ＣＰＵ−Ｃが低値の出力信号をそれぞれ出力して
いた場合、ＣＰＵ−ＢとＣにとつてはプラントからのフ
イードバツク信号と自己の出力信号とには常時偏差があ
ることになる。そして、それらの偏差はそれぞれ積分処
理され次第に大きな制御量の出力信号になつてしまうの
で、出力照合回路１０４によつて選択されるのは常にＣ
ＰＵ−Ａの出力信号になつてしまう。このようなときに
ＣＰＵ−Ａが異常な出力信号を出力すると、選択される
出力信号がＣＰＵ−Ｂ又はＣのものに切り換えられるた
め、上述のような欠点が発生するのである。
これらの欠点を解消するものとして、例えば従来、第４
図（Ａ）に示すように、各処理装置ＣＰＵ−Ａ〜Ｃ相互
間を伝送路１０６で接続し、この伝送路１０６を介して
各ＣＰＵ−Ａ〜Ｃの入力情報と処理結果との一致化、診
断等を行うようにしたのが知られている。しかし、これ
によれば、ＣＰＵ−Ａ〜Ｃ相互間の情報伝送処理や照合
処理のために処理負荷が増大し、制御の応答速度が大幅
に低下してしまうという欠点が発生するとともに、それ
らの処理のソフトウエアが本来の制御処理以上に膨大な
ものになつてしまうという欠点がある。
図（Ａ）に示すように、各処理装置ＣＰＵ−Ａ〜Ｃ相互
間を伝送路１０６で接続し、この伝送路１０６を介して
各ＣＰＵ−Ａ〜Ｃの入力情報と処理結果との一致化、診
断等を行うようにしたのが知られている。しかし、これ
によれば、ＣＰＵ−Ａ〜Ｃ相互間の情報伝送処理や照合
処理のために処理負荷が増大し、制御の応答速度が大幅
に低下してしまうという欠点が発生するとともに、それ
らの処理のソフトウエアが本来の制御処理以上に膨大な
ものになつてしまうという欠点がある。
また、他の方法として、第４図（Ｂ）に示すように、各
処理装置ＣＰＵ−Ａ〜Ｃごとにマイナーフイードバツク
回路１０７ａ〜１０７ｃを設けたものが知られている
（特開昭53-11558号公報，特開昭57-36304号公報）。即
ち、各処理装置ＣＰＵ−Ａ〜Ｃにて積分要素を含む処理
がなされた出力信号を反転してマイナーフイードバツク
信号とし、制御信号１０５のフイードバツク信号１０８
との偏差を入力情報に加算するようにしたものである。
しかし、この方法によれば前述の欠点は解消されるもの
の、フイードバツク回路が各処理装置ＣＰＵ−Ａ〜Ｃの
出力の数および出力照合回路１０４の制御信号１０５の
数に相当するだけ必要なため、装置が複雑且つ大形にな
つてしまうという欠点がある。
処理装置ＣＰＵ−Ａ〜Ｃごとにマイナーフイードバツク
回路１０７ａ〜１０７ｃを設けたものが知られている
（特開昭53-11558号公報，特開昭57-36304号公報）。即
ち、各処理装置ＣＰＵ−Ａ〜Ｃにて積分要素を含む処理
がなされた出力信号を反転してマイナーフイードバツク
信号とし、制御信号１０５のフイードバツク信号１０８
との偏差を入力情報に加算するようにしたものである。
しかし、この方法によれば前述の欠点は解消されるもの
の、フイードバツク回路が各処理装置ＣＰＵ−Ａ〜Ｃの
出力の数および出力照合回路１０４の制御信号１０５の
数に相当するだけ必要なため、装置が複雑且つ大形にな
つてしまうという欠点がある。
本発明の目的は、制御応答性に優れ、安定且つ信頼性の
高いフイードバツク制御を保証することのできる多重化
制御装置のデータ処理方法、および装置を提供すること
にある。
高いフイードバツク制御を保証することのできる多重化
制御装置のデータ処理方法、および装置を提供すること
にある。
本発明は、多重化制御装置を形成する各処理装置の予め
定められた単位ステツプの演算処理ごとに、それらの演
算途中結果の中から予め定めた論理積、多数決、高値・
低値選択、中間値・平均値選択等の照合選択手順により
１つの演算途中結果を選択し、各処理装置はこの選択さ
れた演算途中結果に基づいて次の単位ステツプの演算処
理を実行するようにすることにより、また、ハードウエ
アによつてその装置を形成することにより、上記目的を
達成しようとするものである。具体的には、プロセスか
ら与えられる入力情報を取り込み並行して同一の制御処
理を施してそれぞれ出力する複数の処理装置と、該各処
理装置から出力される信号を所定の選択手順に基づいて
選択して１つの制御信号として出力する照合回路と、を
備えてなる多重化制御装置のデータ処理装置において、
前記各処理装置における一連の制御処理の予め定めた単
位ステップごとの演算途中結果を記憶する入力記憶部
と、該入力記憶部内の演算途中結果を読み出し予め定め
た論理積、多数決、高値・低値選択、中間値・平均値選
択等の選択手順により照合して１つを選択する演算途中
結果照合回路と、該選択された演算途中結果を記憶する
とともに前記各処理装置から同時にアクセス可能な出力
記憶部と、を有してなる演算途中結果照合装置を設け、
前記各処理装置は前記単位ステツプごとの演算途中結果
を前記入力記憶部に転送するとともに、前記出力記憶部
に格納されている演算途中結果を読み出して次ステツプ
の制御処理を実行するように構成することを特徴とす
る。
定められた単位ステツプの演算処理ごとに、それらの演
算途中結果の中から予め定めた論理積、多数決、高値・
低値選択、中間値・平均値選択等の照合選択手順により
１つの演算途中結果を選択し、各処理装置はこの選択さ
れた演算途中結果に基づいて次の単位ステツプの演算処
理を実行するようにすることにより、また、ハードウエ
アによつてその装置を形成することにより、上記目的を
達成しようとするものである。具体的には、プロセスか
ら与えられる入力情報を取り込み並行して同一の制御処
理を施してそれぞれ出力する複数の処理装置と、該各処
理装置から出力される信号を所定の選択手順に基づいて
選択して１つの制御信号として出力する照合回路と、を
備えてなる多重化制御装置のデータ処理装置において、
前記各処理装置における一連の制御処理の予め定めた単
位ステップごとの演算途中結果を記憶する入力記憶部
と、該入力記憶部内の演算途中結果を読み出し予め定め
た論理積、多数決、高値・低値選択、中間値・平均値選
択等の選択手順により照合して１つを選択する演算途中
結果照合回路と、該選択された演算途中結果を記憶する
とともに前記各処理装置から同時にアクセス可能な出力
記憶部と、を有してなる演算途中結果照合装置を設け、
前記各処理装置は前記単位ステツプごとの演算途中結果
を前記入力記憶部に転送するとともに、前記出力記憶部
に格納されている演算途中結果を読み出して次ステツプ
の制御処理を実行するように構成することを特徴とす
る。
また、各処理装置又は演算途中結果照合装置の異常に対
応して信頼性を高めるため、前記演算途中結果照合装置
は入力される処理装置異常検出信号に基づいて、当該処
理装置から転送される演算途中結果の取り込みを阻止す
る手段と、前記演算途中結果照合回路の選択手順を切換
える手段と、自己の異常を検出して前記出力記憶部に対
する前記処理装置のアクセスを阻止するとともに、異常
検出信号を前記各処理装置に送出する手段を有するもの
とし、該異常検出信号を受けた前記各処理装置は当該処
理装置の演算途中結果に基づいて次ステツプの制御処理
を実行するように構成されることが好ましい。
応して信頼性を高めるため、前記演算途中結果照合装置
は入力される処理装置異常検出信号に基づいて、当該処
理装置から転送される演算途中結果の取り込みを阻止す
る手段と、前記演算途中結果照合回路の選択手順を切換
える手段と、自己の異常を検出して前記出力記憶部に対
する前記処理装置のアクセスを阻止するとともに、異常
検出信号を前記各処理装置に送出する手段を有するもの
とし、該異常検出信号を受けた前記各処理装置は当該処
理装置の演算途中結果に基づいて次ステツプの制御処理
を実行するように構成されることが好ましい。
以下、本発明を実施例装置に基づいて説明する。
第５図および第６図に、本発明の適用された一実施例の
３重化制御装置のブロツク構成図を示す。図において、
第１図図示例と同一符号の付されたものは、同一機能、
同一構成を有するものである。
３重化制御装置のブロツク構成図を示す。図において、
第１図図示例と同一符号の付されたものは、同一機能、
同一構成を有するものである。
第５図に示すように、各処理装置ＣＰＵ−Ａ〜Ｃはそれ
ぞれデータ転送バス３０１〜３０３を介して、演算途中
結果照合装置３０４に接続されており、予め定められた
一連のデータ処理手順における単位ステツプ毎の演算途
中結果を、あたかも自己の処理装置内のメモリのワーク
エリアに転送する如く、演算途中結果照合装置３０４に
転送するようになつている。演算途中結果照合装置３０
４は第６図に示すブロツク構成を有しており、各ＣＰＵ
−Ａ〜Ｃの演算途中結果を照合し、正しいと思われる１
つの途中結果を選択して各ＣＰＵ−Ａ〜Ｃに返送するよ
うになつている。つまり、各ＣＰＵ−Ａ〜Ｃから転送さ
れる演算途中結果は、入出力制御回路４０１を介して入
力記憶部４０２に一旦格納され、つづいて照合回路４０
３にて周知の方法（例えば２ out of ３）により照合選
択され、１つの正常な演算途中結果が出力記憶部４０４
に格納されるようになつている。なお、入出力制御回路
４０１は入力記憶部４０２の書き込みアドレス指定およ
び出力記憶部４０４の読み出しアドレス制御等を行うも
のであり、各ＣＰＵ−Ａ〜Ｃは入出力制御回路４０１を
介して出力記憶部４０４に格納された演算途中結果にア
クセスして取り込むようになつている。ここで、具体的
なデータ例についてさらに説明する。仮に、ＣＰＵ−Ａ
〜Ｃの演算途中結果がそれぞれ“１１１”，“１１
１”，“１１０”であつたとすると、入力記憶部４０２
には、各ＣＰＵに対応したエリアに、“１１１”，“１
１１”，“１１０”と記憶される。この３つのデータの
２ out of ３をとると“１１１”となり、出力記憶部に
は、ＣＰＵ−Ａ，Ｂ，Ｃのいずれがアクセスしても、
“１１１”が読み出されるように記憶される。このよう
にして、多重化されたＣＰＵの処理データの整合性が保
たれる。
ぞれデータ転送バス３０１〜３０３を介して、演算途中
結果照合装置３０４に接続されており、予め定められた
一連のデータ処理手順における単位ステツプ毎の演算途
中結果を、あたかも自己の処理装置内のメモリのワーク
エリアに転送する如く、演算途中結果照合装置３０４に
転送するようになつている。演算途中結果照合装置３０
４は第６図に示すブロツク構成を有しており、各ＣＰＵ
−Ａ〜Ｃの演算途中結果を照合し、正しいと思われる１
つの途中結果を選択して各ＣＰＵ−Ａ〜Ｃに返送するよ
うになつている。つまり、各ＣＰＵ−Ａ〜Ｃから転送さ
れる演算途中結果は、入出力制御回路４０１を介して入
力記憶部４０２に一旦格納され、つづいて照合回路４０
３にて周知の方法（例えば２ out of ３）により照合選
択され、１つの正常な演算途中結果が出力記憶部４０４
に格納されるようになつている。なお、入出力制御回路
４０１は入力記憶部４０２の書き込みアドレス指定およ
び出力記憶部４０４の読み出しアドレス制御等を行うも
のであり、各ＣＰＵ−Ａ〜Ｃは入出力制御回路４０１を
介して出力記憶部４０４に格納された演算途中結果にア
クセスして取り込むようになつている。ここで、具体的
なデータ例についてさらに説明する。仮に、ＣＰＵ−Ａ
〜Ｃの演算途中結果がそれぞれ“１１１”，“１１
１”，“１１０”であつたとすると、入力記憶部４０２
には、各ＣＰＵに対応したエリアに、“１１１”，“１
１１”，“１１０”と記憶される。この３つのデータの
２ out of ３をとると“１１１”となり、出力記憶部に
は、ＣＰＵ−Ａ，Ｂ，Ｃのいずれがアクセスしても、
“１１１”が読み出されるように記憶される。このよう
にして、多重化されたＣＰＵの処理データの整合性が保
たれる。
したがつて、本実施例によれば、開ループになる処理装
置ＣＰＵの信号とフイードバツク信号との偏差が積分処
理によつて増大されても、単位ステツプごとに照合さ
れ、次ステツプでは正しいと思われる１つのデータに基
づいた制御処理を行うことになることから、各処理装置
ＣＰＵの制御量の発散が抑制され、異常等により処理装
置ＣＰＵが切り換えられても、制御量が急変することな
く安定した制御を行わせることができ、制御の信頼性を
向上させることができる。また、処理装置ＣＰＵを含め
た制御系の演算処理に誤差が含まれている場合にあつて
も、上述の積分処理に伴う誤差の累積を抑制することが
できるという効果がある。
置ＣＰＵの信号とフイードバツク信号との偏差が積分処
理によつて増大されても、単位ステツプごとに照合さ
れ、次ステツプでは正しいと思われる１つのデータに基
づいた制御処理を行うことになることから、各処理装置
ＣＰＵの制御量の発散が抑制され、異常等により処理装
置ＣＰＵが切り換えられても、制御量が急変することな
く安定した制御を行わせることができ、制御の信頼性を
向上させることができる。また、処理装置ＣＰＵを含め
た制御系の演算処理に誤差が含まれている場合にあつて
も、上述の積分処理に伴う誤差の累積を抑制することが
できるという効果がある。
なお、第５図および第６図図示実施例のものにおいて、
各処理装置ＣＰＵ−Ａ〜Ｃの異常を検出してそれらを切
り換える手段が備えられている場合には、第７図に示す
ように、各処理装置から発生される処理装置異常信号５
０１を入力とする照合モード切替制御回路５０２を設
け、これにより入出力制御回路４０１に対して当該異常
処理装置ＣＰＵとのデータの入出力を阻止させるととも
に、それに応じて照合回路４０３に対し照合選択の方法
を変更させる指令を出力するようにする。例えば、処理
装置ＣＰＵ−Ｃに異常が発生した場合は、前述の３重系
における２ out of ３処理を、２重系における論理積処
理に切り換えるようにする。
各処理装置ＣＰＵ−Ａ〜Ｃの異常を検出してそれらを切
り換える手段が備えられている場合には、第７図に示す
ように、各処理装置から発生される処理装置異常信号５
０１を入力とする照合モード切替制御回路５０２を設
け、これにより入出力制御回路４０１に対して当該異常
処理装置ＣＰＵとのデータの入出力を阻止させるととも
に、それに応じて照合回路４０３に対し照合選択の方法
を変更させる指令を出力するようにする。例えば、処理
装置ＣＰＵ−Ｃに異常が発生した場合は、前述の３重系
における２ out of ３処理を、２重系における論理積処
理に切り換えるようにする。
また、第８図および第９図に、演算途中結果照合装置３
０４に発生した異常に対応する機能を備えた実施例を示
す。第８図に示すように、入力記憶部４０２と出力記憶
部４０４の出力端に、それぞれ周知のパリテイチエツク
等からなる入力記憶部異常検出回路６０１と出力記憶部
異常検出回路６０２が設けられ、それらの異常検出信号
はエラーステイタスロジツク６０５に出力されている。
また、エラーステイタスロジツク６０５には、照合回路
４０３に設けられた図示せぬ異常検出回路から出力され
る照合回路異常検出信号６０３と、当該演算途中結果照
合装置３０４に設けられた図示せぬタイミング発生回路
の異常検出信号６０４とが入力されている。エラーステ
イタスロジツク６０５はいずれかの異常検出信号が入力
されると、入出力制御回路４０１に入出力阻止信号６０
６を出力するとともに、各処理装置ＣＰＵ−Ａ〜Ｃに演
算途中結果照合装置の異常検出信号６０７を送出するよ
うになつている。これを受けた各処理装置ＣＰＵ−Ａ〜
Ｃは、第９図に示すように、入出力バツフア制御回路７
０４の入出力バツフア７０２を制御により、演算回路７
０１とデータ転送バス３０１〜３０３の接続を切り離す
とともに、演算回路７０１がローカルメモリ７０３に格
納されていた演算途中結果にアクセスするように切り換
える。これによつて、各処理装置ＣＰＵ−Ａ〜Ｃの共通
部となつている演算途中結果照合装置３０４の異常が、
制御装置全体のダウンにまで波及するのを防止すること
ができる。
０４に発生した異常に対応する機能を備えた実施例を示
す。第８図に示すように、入力記憶部４０２と出力記憶
部４０４の出力端に、それぞれ周知のパリテイチエツク
等からなる入力記憶部異常検出回路６０１と出力記憶部
異常検出回路６０２が設けられ、それらの異常検出信号
はエラーステイタスロジツク６０５に出力されている。
また、エラーステイタスロジツク６０５には、照合回路
４０３に設けられた図示せぬ異常検出回路から出力され
る照合回路異常検出信号６０３と、当該演算途中結果照
合装置３０４に設けられた図示せぬタイミング発生回路
の異常検出信号６０４とが入力されている。エラーステ
イタスロジツク６０５はいずれかの異常検出信号が入力
されると、入出力制御回路４０１に入出力阻止信号６０
６を出力するとともに、各処理装置ＣＰＵ−Ａ〜Ｃに演
算途中結果照合装置の異常検出信号６０７を送出するよ
うになつている。これを受けた各処理装置ＣＰＵ−Ａ〜
Ｃは、第９図に示すように、入出力バツフア制御回路７
０４の入出力バツフア７０２を制御により、演算回路７
０１とデータ転送バス３０１〜３０３の接続を切り離す
とともに、演算回路７０１がローカルメモリ７０３に格
納されていた演算途中結果にアクセスするように切り換
える。これによつて、各処理装置ＣＰＵ−Ａ〜Ｃの共通
部となつている演算途中結果照合装置３０４の異常が、
制御装置全体のダウンにまで波及するのを防止すること
ができる。
ところで、第３図図示実施例においては、多重化された
処理装置ＣＰＵ−Ａ〜Ｃは、一般に非同期で動作するよ
うになつているが、非同期で多重化制御装置を運転する
場合（特に演算結果の照合を行う場合）、制御信号の出
力タイミングは最も遅れた系に合せることになる。つま
り、それだけの時間的余裕が持てるプロセスでないと適
用することができないことになる。したがつて、少しで
もプロセスの変化に対する応答性の向上を図るには、処
理装置ＣＰＵ−Ａ〜Ｃを同期化運転することが望まし
い。
処理装置ＣＰＵ−Ａ〜Ｃは、一般に非同期で動作するよ
うになつているが、非同期で多重化制御装置を運転する
場合（特に演算結果の照合を行う場合）、制御信号の出
力タイミングは最も遅れた系に合せることになる。つま
り、それだけの時間的余裕が持てるプロセスでないと適
用することができないことになる。したがつて、少しで
もプロセスの変化に対する応答性の向上を図るには、処
理装置ＣＰＵ−Ａ〜Ｃを同期化運転することが望まし
い。
そこで、演算途中結果照合装置３０４に、複数の処理装
置ＣＰＵ−Ａ〜Ｃの演算同期制御機能を持たせた実施例
を第１０図に示す。図に示すように、同期信号を発生す
るタイミング発生回路８０１を設け、この同期信号８０
２を各処理装置ＣＰＵ−Ａ〜Ｃ、入力記憶部４０、出力
記憶部４０４、および照合回路４０３に出力し、それら
の同期をとるようになつている。このような構成とする
ことにより、処理装置ＣＰＵ−Ａ〜Ｃの演算処理と入出
力処理が同期化されるとともに、演算途中結果照合装置
３０４内のデータ入出力と照合処理等の同期化がなさ
れ、これにより、多重化制御装置の処理の高速化にも対
応できる。
置ＣＰＵ−Ａ〜Ｃの演算同期制御機能を持たせた実施例
を第１０図に示す。図に示すように、同期信号を発生す
るタイミング発生回路８０１を設け、この同期信号８０
２を各処理装置ＣＰＵ−Ａ〜Ｃ、入力記憶部４０、出力
記憶部４０４、および照合回路４０３に出力し、それら
の同期をとるようになつている。このような構成とする
ことにより、処理装置ＣＰＵ−Ａ〜Ｃの演算処理と入出
力処理が同期化されるとともに、演算途中結果照合装置
３０４内のデータ入出力と照合処理等の同期化がなさ
れ、これにより、多重化制御装置の処理の高速化にも対
応できる。
以上説明したように、本発明によれば、制御応答性に優
れ、安定且つ信頼性の高いフイードバツク制御を保証す
ることができるとともに、装置を簡単なハードウエアに
より形成することができ、ソフトウエアを大幅に軽減す
ることができるという効果がある。
れ、安定且つ信頼性の高いフイードバツク制御を保証す
ることができるとともに、装置を簡単なハードウエアに
より形成することができ、ソフトウエアを大幅に軽減す
ることができるという効果がある。
第１図は本発明を適用可能な多重化制御装置の一例のブ
ロツク構成図、第２図および第３図は第１図図示例の動
作を説明するための線図、第４図（Ａ），（Ｂ）は従来
例のブロツク構成図、第５図は本発明の一実施例の全体
ブロツク構成図、第６図は第５図図示実施例の要部構成
図、第７図乃至第１０図はそれぞれ本発明の他の実施例
のブロツク構成図である。 ３０４……演算途中結果照合装置、４０１……入出力制
御回路、４０２……入力記憶部、４０３……照合回路、
４０４……出力記憶部。
ロツク構成図、第２図および第３図は第１図図示例の動
作を説明するための線図、第４図（Ａ），（Ｂ）は従来
例のブロツク構成図、第５図は本発明の一実施例の全体
ブロツク構成図、第６図は第５図図示実施例の要部構成
図、第７図乃至第１０図はそれぞれ本発明の他の実施例
のブロツク構成図である。 ３０４……演算途中結果照合装置、４０１……入出力制
御回路、４０２……入力記憶部、４０３……照合回路、
４０４……出力記憶部。
Claims (3)
- 【請求項１】プロセスから与えられる入力情報を取り込
み並行して同一の制御処理を施してそれぞれ出力する複
数の処理装置と、該各処理装置から出力される信号を所
定の選択手順に基づいて選択して１つの制御信号として
出力する照合回路と、を備えてなる多重化制御装置のデ
ータ処理方法において、前記各処理装置における一連の
制御処理の予め定めた単位ステップごとに、各処理装置
の演算途中結果を予め定めた論理積、多数決、高値・低
値選択、中間値・平均値選択等の選択手順の１つにより
照合して１つの演算途中結果を選択し、各処理装置は前
記選択された演算途中結果に基づいて次のステップの制
御処理を実行することを特徴とした多重化制御装置のデ
ータ処理方法。 - 【請求項２】プロセスから与えられる入力情報を取り込
み並行して同一の制御処理を施してそれぞれ出力する複
数の処理装置と、該各処理装置から出力される信号を所
定の選択手順に基づいて選択して１つの制御信号として
出力する照合回路と、を備えてなる多重化制御装置のデ
ータ処理装置において、前記各処理装置における一連の
制御処理の予め定めた単位ステップごとの演算途中結果
を記憶する入力記憶部と、該入力記憶部内の演算途中結
果を読み出し予め定めた論理積、多数決、高値・低値選
択、中間値・平均値選択等の選択手順の１つにより照合
して１つの演算途中結果を選択する演算途中結果照合回
路と、該選択された演算途中結果を記憶するとともに前
記各処理装置から同時にアクセス可能な出力記憶部と、
を有してなる演算途中結果照合装置を設け、前記各処理
装置は前記単位ステップごとの演算途中結果を前記入力
記憶部に転送するとともに、前記出力記憶部に格納され
ている演算途中結果を読み出して次ステップの制御処理
を実行するように構成されたことを特徴とする多重化制
御装置のデータ処理装置。 - 【請求項３】プロセスから与えられる入力情報を取り込
み並行して同一の制御処理を施してそれぞれ出力する複
数の処理装置と、該各処理装置から出力される信号を所
定の選択手順に基づいて選択して１つの制御信号として
出力する照合回路と、を備えてなる多重化制御装置のデ
ータ処理装置において、前記各処理装置における一連の
制御処理の予め定めた単位ステップごとの演算途中結果
を記憶する入力記憶部と、該入力記憶部内の演算途中結
果を読み出し予め定めた論理積、多数決、高値・低値選
択、中間値・平均値選択等の選択手順の１つにより照合
して１つの演算途中結果を選択する演算途中結果照合回
路と、該選択された演算途中結果を記憶するとともに前
記各処理装置から同時にアクセス可能な出力記憶部と、
を有してなる演算途中結果照合装置を設け、前記各処理
装置は前記単位ステップごとの演算途中結果を前記入力
記憶部に転送するとともに、前記出力記憶部に格納され
ている演算途中結果を読み出して次ステップの制御処理
を実行するように構成され、かつ前記演算途中結果照合
装置は入力される処理装置異常検出信号に基づいて、当
該処理装置から転送される演算途中結果の取り込みを阻
止する手段と、前記演算途中結果照合回路の選択手順を
切換える手段と、自己の異常を検出して前記出力記憶部
に対する前記処理装置のアクセスを阻止するとともに、
異常検出信号を前記各処理装置に送出する手段を有する
ものとし、該異常検出信号を受けた前記各処理装置は当
該処理装置の演算途中結果に基づいて次ステップの制御
処理を実行するように構成されたことを特徴とする多重
化制御装置のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219170A JPH0628003B2 (ja) | 1983-11-21 | 1983-11-21 | 多重化制御装置のデ−タ制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219170A JPH0628003B2 (ja) | 1983-11-21 | 1983-11-21 | 多重化制御装置のデ−タ制御方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110001A JPS60110001A (ja) | 1985-06-15 |
| JPH0628003B2 true JPH0628003B2 (ja) | 1994-04-13 |
Family
ID=16731294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219170A Expired - Lifetime JPH0628003B2 (ja) | 1983-11-21 | 1983-11-21 | 多重化制御装置のデ−タ制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628003B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2538981B2 (ja) * | 1988-04-18 | 1996-10-02 | 北海道電力株式会社 | 機能分散型システムの構築方法 |
| JP2538982B2 (ja) * | 1988-04-18 | 1996-10-02 | 北海道電力株式会社 | 機能分散型システムのデュプレックス運用方法 |
| JP2768722B2 (ja) * | 1989-03-10 | 1998-06-25 | 株式会社東芝 | 多重化制御装置 |
| JP3794491B2 (ja) | 2002-08-20 | 2006-07-05 | 日本電気株式会社 | 攻撃防御システムおよび攻撃防御方法 |
| JP5942650B2 (ja) * | 2012-07-10 | 2016-06-29 | 日産自動車株式会社 | 車軸支持構造 |
-
1983
- 1983-11-21 JP JP58219170A patent/JPH0628003B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60110001A (ja) | 1985-06-15 |
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