JP2768722B2 - 多重化制御装置 - Google Patents
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/06—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current
- H02P7/18—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power
- H02P7/24—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices
- H02P7/28—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices
- H02P7/285—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices controlling armature supply only
- H02P7/2855—Arrangements for regulating or controlling the speed or torque of electric DC motors for regulating or controlling an individual dc dynamo-electric motor by varying field or armature current by master control with auxiliary power using discharge tubes or semiconductor devices using semiconductor devices controlling armature supply only whereby the speed is regulated by measuring the motor speed and comparing it with a given physical value
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/22—Controlling the speed digitally using a reference oscillator, a speed proportional pulse rate feedback and a digital comparator
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/34—Director, elements to supervisory
- G05B2219/34239—Multiplex for whole system
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- Power Engineering (AREA)
- Safety Devices In Control Systems (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、高信頼性と高速リアルタイム制御が要求さ
れる制御装置として好適な多重化制御装置に関する。
れる制御装置として好適な多重化制御装置に関する。
（従来の技術） 第２図は従来の多重化制御装置の一例として三重化制
御装置を示すものである。第２図の制御装置には、基準
回路１から共通の基準信号X1が入力される３組の同一構
成の制御回路2,3,4を備えている。ここでは３組の制御
回路を区別するために符号A,B,Cが付せられており、そ
れぞれＡ系、Ｂ系、Ｃ系の制御回路2,3,4と表現され
る。これら３組の制御回路2,3,4はそれぞれ、共通の基
準信号X1およびフィードバック信号X2を入力とし、両入
力量に基づいて所定の制御演算を行い、その演算結果と
して得られる操作信号ya，yb，ycを出力する。これらの
操作信号ya，yb，ycは信号選択回路５に入力される。信
号選択回路５は、複数の入力信号の中から中間値を有す
る信号を選択して出力する中間値選択回路とか、多数決
の原理に従って出力信号を決定する多数決回路など、種
々の考え方に従って構成され得るが、ここでは、一例と
して３つの入力信号の中から中間値のものを選択して出
力する中間値選択回路であるとして説明する。信号選択
回路５によって選択され出力される操作信号Ｙによって
制御対象６が制御される。フィードバック信号X2は制御
対象６から得られる。
御装置を示すものである。第２図の制御装置には、基準
回路１から共通の基準信号X1が入力される３組の同一構
成の制御回路2,3,4を備えている。ここでは３組の制御
回路を区別するために符号A,B,Cが付せられており、そ
れぞれＡ系、Ｂ系、Ｃ系の制御回路2,3,4と表現され
る。これら３組の制御回路2,3,4はそれぞれ、共通の基
準信号X1およびフィードバック信号X2を入力とし、両入
力量に基づいて所定の制御演算を行い、その演算結果と
して得られる操作信号ya，yb，ycを出力する。これらの
操作信号ya，yb，ycは信号選択回路５に入力される。信
号選択回路５は、複数の入力信号の中から中間値を有す
る信号を選択して出力する中間値選択回路とか、多数決
の原理に従って出力信号を決定する多数決回路など、種
々の考え方に従って構成され得るが、ここでは、一例と
して３つの入力信号の中から中間値のものを選択して出
力する中間値選択回路であるとして説明する。信号選択
回路５によって選択され出力される操作信号Ｙによって
制御対象６が制御される。フィードバック信号X2は制御
対象６から得られる。
第２図の三重化制御装置においては、同一構成の３つ
の制御回路2,3,4がそれぞれ両入力信号X1，X2を用い
て、ｆ（X1，X2）の制御演算を行い、それぞれ出力ya，
yb，ycを得る。次に制御回路2,3,4の各出力操作信号
ya，yb，ycの中から中間値を有するものを信号選択回路
５が選択し、それを出力操作信号Ｙとして出力し、それ
により制御対象６が制御される。
の制御回路2,3,4がそれぞれ両入力信号X1，X2を用い
て、ｆ（X1，X2）の制御演算を行い、それぞれ出力ya，
yb，ycを得る。次に制御回路2,3,4の各出力操作信号
ya，yb，ycの中から中間値を有するものを信号選択回路
５が選択し、それを出力操作信号Ｙとして出力し、それ
により制御対象６が制御される。
各制御回路2,3,4が正常に動作している場合には、各
出力操作信号ya，yb，ycは互いにほぼ等しく、各信号の
値が仮に、ya＝99、yb＝100、yc＝101であったとする
と、ya＜yb＜ycであるから、信号選択回路５は中間値10
0を有する操作信号ybを選択し、操作信号Ｙ＝ybとして
それを制御対象６に対して出力する。ここで、例えばＢ
系統の制御回路２が故障し、yb＝０になったものとする
と、yb＜ya＜ycとなり、信号選択回路５は出力信号とし
て中間値を有する操作信号yaを選択し、Ｙ＝ya＝99とし
てそれを制御対象６に対して出力する。逆に、yb＝200
になったものとすると、ya＜yc＜ybとなって、信号選択
回路５は中間値として操作信号ycを選択し、Ｙ＝yc＝10
1としてそれを制御対象６に対して出力する。以上のよ
うに、いずれかの制御回路が故障しても、制御装置全体
としての出力操作信号Ｙは、それぞれ健全時の３組の制
御回路2,3,4の出力操作信号ya，yb，ycの最小値（＝9
9）と最大値（＝101）との間の範囲に属する値を有する
ものとなり、故障した制御回路の影響が直接外部へ現れ
ることのないようにしている。
出力操作信号ya，yb，ycは互いにほぼ等しく、各信号の
値が仮に、ya＝99、yb＝100、yc＝101であったとする
と、ya＜yb＜ycであるから、信号選択回路５は中間値10
0を有する操作信号ybを選択し、操作信号Ｙ＝ybとして
それを制御対象６に対して出力する。ここで、例えばＢ
系統の制御回路２が故障し、yb＝０になったものとする
と、yb＜ya＜ycとなり、信号選択回路５は出力信号とし
て中間値を有する操作信号yaを選択し、Ｙ＝ya＝99とし
てそれを制御対象６に対して出力する。逆に、yb＝200
になったものとすると、ya＜yc＜ybとなって、信号選択
回路５は中間値として操作信号ycを選択し、Ｙ＝yc＝10
1としてそれを制御対象６に対して出力する。以上のよ
うに、いずれかの制御回路が故障しても、制御装置全体
としての出力操作信号Ｙは、それぞれ健全時の３組の制
御回路2,3,4の出力操作信号ya，yb，ycの最小値（＝9
9）と最大値（＝101）との間の範囲に属する値を有する
ものとなり、故障した制御回路の影響が直接外部へ現れ
ることのないようにしている。
しかし、個々の制御回路が積分や微分などの内部変数
を持った制御演算を行うように構成されている場合、演
算誤差が積分要素で積算されてしまうという不都合があ
り、これを従来は、第３図に示す補正回路８を付加する
ことによって回避するようにしいている。
を持った制御演算を行うように構成されている場合、演
算誤差が積分要素で積算されてしまうという不都合があ
り、これを従来は、第３図に示す補正回路８を付加する
ことによって回避するようにしいている。
第３図の制御回路２においては、演算制御部として積
分器７が示されている。制御回路２内において、両入力
信号X1，X2の偏差が積分器７に入力され、ここで積分演
算されて操作信号yaが得られ、信号選択回路５に入力さ
れる。さらに信号選択回路５から出力される操作信号Ｙ
と積分器７の出力すなわち制御回路２の出力操作信号ya
との偏差が補正ゲインＫを有する補正回路８を介して積
分器７の入力側に正帰還される。この補正回路８による
補正動作は、Ｙ＝yaとなるまで行われる。したがって、
定常的には、各制御系内の演算出力における積分項は一
致し、三重化システムとして安定性が保たれることにな
る。
分器７が示されている。制御回路２内において、両入力
信号X1，X2の偏差が積分器７に入力され、ここで積分演
算されて操作信号yaが得られ、信号選択回路５に入力さ
れる。さらに信号選択回路５から出力される操作信号Ｙ
と積分器７の出力すなわち制御回路２の出力操作信号ya
との偏差が補正ゲインＫを有する補正回路８を介して積
分器７の入力側に正帰還される。この補正回路８による
補正動作は、Ｙ＝yaとなるまで行われる。したがって、
定常的には、各制御系内の演算出力における積分項は一
致し、三重化システムとして安定性が保たれることにな
る。
（発明が解決しようとする課題） しかしながら、上記従来装置では、多入力・多出力の
制御系を構成しており、かつ、それぞれ多内部変数を持
っている場合、複数の積分値から複数の出力までの経路
が複雑に交差し、そのため補正のかけ方が難しくなっ
て、制御系全体の応答よりもかなり遅い補正しかかけら
れなくなる。したがって、過渡時に三重化システムのバ
ランスがくずれ、定常状態に復帰するのに時間がかか
り、安定性を維持するのが困難であるという問題があっ
た。
制御系を構成しており、かつ、それぞれ多内部変数を持
っている場合、複数の積分値から複数の出力までの経路
が複雑に交差し、そのため補正のかけ方が難しくなっ
て、制御系全体の応答よりもかなり遅い補正しかかけら
れなくなる。したがって、過渡時に三重化システムのバ
ランスがくずれ、定常状態に復帰するのに時間がかか
り、安定性を維持するのが困難であるという問題があっ
た。
また、多重化制御装置をディジタル技術で実現した場
合、各制御系相互間のデータ伝送や補正回路などの処理
が繁雑になるので、制御のサンプリングが遅くなるとい
う問題がある。
合、各制御系相互間のデータ伝送や補正回路などの処理
が繁雑になるので、制御のサンプリングが遅くなるとい
う問題がある。
さらに、多重化制御装置においては、故障発生時に故
障点推定のための異常データのチェックを制御CPUによ
って行おうとすると、CPUの負担が大きく、高速の制御
を困難にする。
障点推定のための異常データのチェックを制御CPUによ
って行おうとすると、CPUの負担が大きく、高速の制御
を困難にする。
したがって本発明は、過渡時にも多重化された各制御
系相互間のバランスを保ち、積分要素を有する多出力系
であっても、演算誤差を補正するための補正手段の構成
が容易であり、高速制御にも良好で適用できる多重化制
御装置を提供することを目的とする。
系相互間のバランスを保ち、積分要素を有する多出力系
であっても、演算誤差を補正するための補正手段の構成
が容易であり、高速制御にも良好で適用できる多重化制
御装置を提供することを目的とする。
（課題を解決するための手段） 上記目的を達成するために本発明の多重化制御装置
は、同一構成の少なくとも３組の制御系を並列構成と
し、各制御系の出力信号の中から特定の信号を選択して
出力する信号選択回路を備えた多重化制御装置におい
て、各制御系に、制御演算結果として得られた内部デー
タをセーブする第１のメモリ手段と、内部データを他の
制御系へ送信する送信手段と、他の制御系から伝送され
て来た他の制御系の内部データをセーブする第２のメモ
リ手段と、第１のメモリ手段および第２のメモリ手段に
よってセーブされた各内部データの中から装置の同一入
力信号に対する各制御系の内部データを読み出し、その
中から特定のデータを選択する第２の信号選択手段と、
この第２の信号選択手段によって選択されたデータを自
制御系の出力操作信号として出力する出力手段と、第１
のメモリ手段および第２のメモリ手段にセーブされた各
制御系の内部データを入力し、入力された各制御系の内
部データの相互比較により異常を検出する異常検出手段
と、この異常検出手段によって異常が検出されたときそ
の内部データのアドレスおよび異常と判断された内部デ
ータに係る制御系の識別子を記憶する第３のメモリ手段
とを具備したことを特徴とするものである。
は、同一構成の少なくとも３組の制御系を並列構成と
し、各制御系の出力信号の中から特定の信号を選択して
出力する信号選択回路を備えた多重化制御装置におい
て、各制御系に、制御演算結果として得られた内部デー
タをセーブする第１のメモリ手段と、内部データを他の
制御系へ送信する送信手段と、他の制御系から伝送され
て来た他の制御系の内部データをセーブする第２のメモ
リ手段と、第１のメモリ手段および第２のメモリ手段に
よってセーブされた各内部データの中から装置の同一入
力信号に対する各制御系の内部データを読み出し、その
中から特定のデータを選択する第２の信号選択手段と、
この第２の信号選択手段によって選択されたデータを自
制御系の出力操作信号として出力する出力手段と、第１
のメモリ手段および第２のメモリ手段にセーブされた各
制御系の内部データを入力し、入力された各制御系の内
部データの相互比較により異常を検出する異常検出手段
と、この異常検出手段によって異常が検出されたときそ
の内部データのアドレスおよび異常と判断された内部デ
ータに係る制御系の識別子を記憶する第３のメモリ手段
とを具備したことを特徴とするものである。
（作用） 各制御系ごとに制御演算に必要な入力データや積分デ
ータ、演算ゲインなどのデータをそのデータの入力時あ
るいは発生時に、メモリ機能と送信機能を持つ制御系内
の信号選択回路に入力し、その信号選択回路内でメモリ
手段にセーブすると同時に他制御系へ送信する。さらに
他制御系から送信されて来たデータを受信し、それもメ
モリにセーブする。次に制御演算を実行するために、自
制御系および他制御系のデータを各メモリから読み出
し、比較選択を行った上で選択されたデータを用いて制
御演算を実行する。このようにすれば、各制御系におい
て、同一データにより同一制御演算が行われることにな
り、各制御系の出力の同一性を確保することができる。
ータ、演算ゲインなどのデータをそのデータの入力時あ
るいは発生時に、メモリ機能と送信機能を持つ制御系内
の信号選択回路に入力し、その信号選択回路内でメモリ
手段にセーブすると同時に他制御系へ送信する。さらに
他制御系から送信されて来たデータを受信し、それもメ
モリにセーブする。次に制御演算を実行するために、自
制御系および他制御系のデータを各メモリから読み出
し、比較選択を行った上で選択されたデータを用いて制
御演算を実行する。このようにすれば、各制御系におい
て、同一データにより同一制御演算が行われることにな
り、各制御系の出力の同一性を確保することができる。
上記のようにすることにより、積分データなどの内部
変数も、緩慢に補正するのではなく、制御のサンプリン
グごとに比較選択されるので、多制御系において同一性
が保たれると共に、高速制御を実現することができる。
さらに多出力・多内部変数を持つ複雑な制御系において
も、どのデータでどれを補正するかといった問題を生ず
ることもない。
変数も、緩慢に補正するのではなく、制御のサンプリン
グごとに比較選択されるので、多制御系において同一性
が保たれると共に、高速制御を実現することができる。
さらに多出力・多内部変数を持つ複雑な制御系において
も、どのデータでどれを補正するかといった問題を生ず
ることもない。
さらに、故障発生時に故障点推定のための異常データ
のチェックを制御CPUの負担を増加させることなく実施
し、高速の制御下であっても故障点推定を容易にするこ
とができる。
のチェックを制御CPUの負担を増加させることなく実施
し、高速の制御下であっても故障点推定を容易にするこ
とができる。
（実施例） 第１図に本発明の一実施例を示す。第１図は三重化制
御装置を構成する３つの制御回路のうちの１つ、Ａ系の
制御回路10のみを示している。なお、この制御回路10
は、第２図の制御回路２に相当するものであり、図示し
ていない他の制御回路3,4などと共に併設され、それら
の出力操作信号は図示していない信号選択回路（第２図
の信号選択回路５）を介して制御対象（第２図の制御対
象６）に供給される。
御装置を構成する３つの制御回路のうちの１つ、Ａ系の
制御回路10のみを示している。なお、この制御回路10
は、第２図の制御回路２に相当するものであり、図示し
ていない他の制御回路3,4などと共に併設され、それら
の出力操作信号は図示していない信号選択回路（第２図
の信号選択回路５）を介して制御対象（第２図の制御対
象６）に供給される。
第１図において制御回路10は、これ自体、信号選択回
路11を含んでいると共に、CPU12、メモリ13、入力回路1
4、および出力回路15を含んでいる。CPU12と、信号選択
回路11、メモリ13、入力回路14、および出力回路15と
は、それぞれデータバス31ないしアドレスバス32を介し
て結合されている。さらに、信号選択回路11は、中間値
選択回路（MVG）16,メモリ17,18,19、送信回路20、およ
び受信回路21,22を含んでいる。メモリ17,18,19は、そ
れぞれＡ系用、Ｂ系用、Ｃ系用のデータをセーブするた
めのメモリであり、受信回路21,22はそれぞれ他の制御
系、すなわちＢ系、Ｃ系からのデータを自制御系すなわ
ちＡ系の制御回路10へ導入するための受信回路である。
逆に送信回路20はＡ系のデータをＢ系、Ｃ系の制御回路
へ送信するための送信回路である。中間値選択回路16は
メモリ17,18,19にセーブされたA,B,C各系のデータ信号
の中間値を選択するための回路要素である。
路11を含んでいると共に、CPU12、メモリ13、入力回路1
4、および出力回路15を含んでいる。CPU12と、信号選択
回路11、メモリ13、入力回路14、および出力回路15と
は、それぞれデータバス31ないしアドレスバス32を介し
て結合されている。さらに、信号選択回路11は、中間値
選択回路（MVG）16,メモリ17,18,19、送信回路20、およ
び受信回路21,22を含んでいる。メモリ17,18,19は、そ
れぞれＡ系用、Ｂ系用、Ｃ系用のデータをセーブするた
めのメモリであり、受信回路21,22はそれぞれ他の制御
系、すなわちＢ系、Ｃ系からのデータを自制御系すなわ
ちＡ系の制御回路10へ導入するための受信回路である。
逆に送信回路20はＡ系のデータをＢ系、Ｃ系の制御回路
へ送信するための送信回路である。中間値選択回路16は
メモリ17,18,19にセーブされたA,B,C各系のデータ信号
の中間値を選択するための回路要素である。
以上の回路要素は多重化制御そのものを実施する上で
必須のものとして備えられるものである。制御回路40に
は、それらに加えて、メモリ17,18,19の各セーブデータ
を入力してその異常を検出する異常検出回路23と、異常
検出回路23の出力側に接続されたFIFO（ファーストイン
・ファーストアウト＝先入れ・先出し）メモリ24とが設
けられている。
必須のものとして備えられるものである。制御回路40に
は、それらに加えて、メモリ17,18,19の各セーブデータ
を入力してその異常を検出する異常検出回路23と、異常
検出回路23の出力側に接続されたFIFO（ファーストイン
・ファーストアウト＝先入れ・先出し）メモリ24とが設
けられている。
第１図の装置においては、制御サンプリングの最初に
おいて、入力回路14を介して入力されたデータをCPU12
が処理し、その処理の結果を、信号名を示すアドレスと
信号のデータをバス31,32へ送出し、信号選択回路11へ
書き込み指令を出す。この時、信号選択回路11は、入力
データをメモリ17へセーブすると同時に、そのアドレス
とデータを、送信回路20を介してＢ系、Ｃ系の制御回路
へ伝送する。一方、Ｂ系、Ｃ系の制御回路から伝送され
て来たアドレス信号およびデータ信号は、それぞれ受信
回路21,22を介して入力され、メモリ18,19の該当アドレ
スに該当データがセーブされる。
おいて、入力回路14を介して入力されたデータをCPU12
が処理し、その処理の結果を、信号名を示すアドレスと
信号のデータをバス31,32へ送出し、信号選択回路11へ
書き込み指令を出す。この時、信号選択回路11は、入力
データをメモリ17へセーブすると同時に、そのアドレス
とデータを、送信回路20を介してＢ系、Ｃ系の制御回路
へ伝送する。一方、Ｂ系、Ｃ系の制御回路から伝送され
て来たアドレス信号およびデータ信号は、それぞれ受信
回路21,22を介して入力され、メモリ18,19の該当アドレ
スに該当データがセーブされる。
制御演算を実行するために、CPU12は要求する信号名
を示すアドレスをバス32へ送り、信号選択回路11へ読み
出し指令を出す。この読み出し指令により信号選択回路
11はメモリ17,18,19から要求されたアドレスのデータを
読み出し、それを中間値選択回路16に送出する。中間値
選択回路16は、入力された３つのデータの中から中間値
のものを選択し、それをバス31を介してCPU12へ送る。
したがって、CPU12は、制御演算に必要なデータを信号
選択回路11へサンプリングごとに書き込んでおき、必要
な時に読み出すだけで、三重化された制御系の中間値デ
ータを得ることができる。そのため、高速のサンプリン
グ制御を実現することができる。さらに、このデータは
３つの制御系共に同一となるため、データの同一性が確
保され、その結果として得られる内部変数も同一とな
る。したがって、高速の制御を行っても三重化のバラン
スがくずれることがない。
を示すアドレスをバス32へ送り、信号選択回路11へ読み
出し指令を出す。この読み出し指令により信号選択回路
11はメモリ17,18,19から要求されたアドレスのデータを
読み出し、それを中間値選択回路16に送出する。中間値
選択回路16は、入力された３つのデータの中から中間値
のものを選択し、それをバス31を介してCPU12へ送る。
したがって、CPU12は、制御演算に必要なデータを信号
選択回路11へサンプリングごとに書き込んでおき、必要
な時に読み出すだけで、三重化された制御系の中間値デ
ータを得ることができる。そのため、高速のサンプリン
グ制御を実現することができる。さらに、このデータは
３つの制御系共に同一となるため、データの同一性が確
保され、その結果として得られる内部変数も同一とな
る。したがって、高速の制御を行っても三重化のバラン
スがくずれることがない。
さらに第１図の制御回路40においては、CPU12が信号
選択回路11から必要なデータを読み出す時に、第１図の
実施例で説明したように、メモリ17〜19から３つの制御
系のデータを読み出して、中間値選択回路16により中間
値を選択することに加えて、異常検出回路23により上記
３つのデータを比較してその偏差量を判断し、その大小
により異常を検出する。異常を検出した場合には、当該
アドレスと、異常と判断された制御系を示す識別子（番
号など）をFIFOメモリ24へセーブする。FIFOメモリ24は
カウンタを内蔵しており、セーブした回数をカウントす
ることによって、CPU12からの要求により、異常検出回
数あるいは異常検出したデータのアドレスを出力するこ
とができる。したがって、三重化の中間値選択だけでな
く、故障点推定のために異常データのチェックがCPU12
の負担を増加させることなく可能になるので、高速の制
御に対して故障点推定機能を容易にすることができる。
選択回路11から必要なデータを読み出す時に、第１図の
実施例で説明したように、メモリ17〜19から３つの制御
系のデータを読み出して、中間値選択回路16により中間
値を選択することに加えて、異常検出回路23により上記
３つのデータを比較してその偏差量を判断し、その大小
により異常を検出する。異常を検出した場合には、当該
アドレスと、異常と判断された制御系を示す識別子（番
号など）をFIFOメモリ24へセーブする。FIFOメモリ24は
カウンタを内蔵しており、セーブした回数をカウントす
ることによって、CPU12からの要求により、異常検出回
数あるいは異常検出したデータのアドレスを出力するこ
とができる。したがって、三重化の中間値選択だけでな
く、故障点推定のために異常データのチェックがCPU12
の負担を増加させることなく可能になるので、高速の制
御に対して故障点推定機能を容易にすることができる。
本発明によれば、入出力信号に加えて、積分データな
どの内部変数をサンプリングごとにCPUの負担を増加さ
せることなく、比較選択を行わせることができる。さら
に、サンプリングごとにデータの同一性が保障されるの
で、多出力・多内部変数を持つ複雑な制御系において
も、どのデータで、どれを補正するか、といった問題を
生ずることもなく、高速制御に好適な多重化制御装置を
構成することができる。
どの内部変数をサンプリングごとにCPUの負担を増加さ
せることなく、比較選択を行わせることができる。さら
に、サンプリングごとにデータの同一性が保障されるの
で、多出力・多内部変数を持つ複雑な制御系において
も、どのデータで、どれを補正するか、といった問題を
生ずることもなく、高速制御に好適な多重化制御装置を
構成することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の多重化制御装置のブロック図、第３図は第２図に
おける制御回路の内部構成を示すブロック図である。 １…基準回路、2,3,4−制御回路、５…信号選択回路、
６…制御対象、10,40…制御回路、11…信号選択回路、1
2…CPU、13…メモリ、14…入力回路、15…出力回路、16
…中間値選択回路、17,18,19…メモリ、20…送信回路、
21,22…受信回路、23…異常検出回路、24…FIFOメモ
リ。
従来の多重化制御装置のブロック図、第３図は第２図に
おける制御回路の内部構成を示すブロック図である。 １…基準回路、2,3,4−制御回路、５…信号選択回路、
６…制御対象、10,40…制御回路、11…信号選択回路、1
2…CPU、13…メモリ、14…入力回路、15…出力回路、16
…中間値選択回路、17,18,19…メモリ、20…送信回路、
21,22…受信回路、23…異常検出回路、24…FIFOメモ
リ。
Claims (1)
- 【請求項１】同一構成の少なくとも３組の制御系を並列
構成とし、各制御系の出力信号の中から特定の信号を選
択して出力する信号選択回路を備えた多重化制御装置に
おいて、 各制御系に、制御演算結果として得られた内部データを
セーブする第１のメモリ手段と、前記内部データを他の
制御系へ送信する送信手段と、他の制御系から伝送され
て来た他の制御系の内部データをセーブする第２のメモ
リ手段と、前記第１のメモリ手段および第２のメモリ手
段によってセーブされた各内部のデータの中から装置の
同一入力信号に対する各制御系の内部データを読み出
し、その中から特定のデータを選択する第２の信号選択
手段と、この第２の信号選択手段によって選択されたデ
ータを自制御系の出力操作信号として出力する出力手段
と、前記第１のメモリ手段および第２のメモリ手段にセ
ーブされた各制御系の内部データを入力し、入力された
各制御系の内部データの相互比較により異常を検出する
異常検出手段と、この異常検出手段によって異常が検出
されたときその内部データのアドレスおよび異常と判断
された内部データに係る制御系の識別子を記憶する第３
のメモリ手段とを具備したことを特徴とする多重化制御
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058803A JP2768722B2 (ja) | 1989-03-10 | 1989-03-10 | 多重化制御装置 |
| EP90103760A EP0386585B1 (en) | 1989-03-10 | 1990-02-26 | Multiplexed digital control device |
| DE69030779T DE69030779T2 (de) | 1989-03-10 | 1990-02-26 | Digitaler Vielfach-Regler |
| US07/986,892 US5245531A (en) | 1989-03-10 | 1992-12-08 | Multiplexed digital control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058803A JP2768722B2 (ja) | 1989-03-10 | 1989-03-10 | 多重化制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02236701A JPH02236701A (ja) | 1990-09-19 |
| JP2768722B2 true JP2768722B2 (ja) | 1998-06-25 |
Family
ID=13094755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058803A Expired - Lifetime JP2768722B2 (ja) | 1989-03-10 | 1989-03-10 | 多重化制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0386585B1 (ja) |
| JP (1) | JP2768722B2 (ja) |
| DE (1) | DE69030779T2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2162093B1 (ja) * | 1971-12-02 | 1977-04-08 | Hitachi Ltd | |
| US4270168A (en) * | 1978-08-31 | 1981-05-26 | United Technologies Corporation | Selective disablement in fail-operational, fail-safe multi-computer control system |
| US4593396A (en) * | 1982-10-08 | 1986-06-03 | August Systems | Process for a fault-tolerant data processing system with error detection and resistance to fault propagation |
| JPS59212902A (ja) * | 1983-05-18 | 1984-12-01 | Hitachi Ltd | 多重化制御装置 |
| JPH0628003B2 (ja) * | 1983-11-21 | 1994-04-13 | 株式会社日立製作所 | 多重化制御装置のデ−タ制御方法及び装置 |
| JPH071442B2 (ja) * | 1985-05-15 | 1995-01-11 | 株式会社日立製作所 | 多重化制御装置 |
-
1989
- 1989-03-10 JP JP1058803A patent/JP2768722B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-26 EP EP90103760A patent/EP0386585B1/en not_active Expired - Lifetime
- 1990-02-26 DE DE69030779T patent/DE69030779T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0386585B1 (en) | 1997-05-28 |
| JPH02236701A (ja) | 1990-09-19 |
| EP0386585A2 (en) | 1990-09-12 |
| DE69030779D1 (de) | 1997-07-03 |
| DE69030779T2 (de) | 1998-01-02 |
| EP0386585A3 (en) | 1992-07-22 |
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