JPS5917658A - デジタルコンピユ−タの信号に応答する制御システム - Google Patents
デジタルコンピユ−タの信号に応答する制御システムInfo
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- JPS5917658A JPS5917658A JP58095905A JP9590583A JPS5917658A JP S5917658 A JPS5917658 A JP S5917658A JP 58095905 A JP58095905 A JP 58095905A JP 9590583 A JP9590583 A JP 9590583A JP S5917658 A JPS5917658 A JP S5917658A
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- signal
- computer
- control
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- computers
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1633—Error detection by comparing the output of redundant processing systems using mutual exchange of the output between the redundant processing components
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
- G06F11/188—Voting techniques where exact match is not required
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- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
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- Safety Devices In Control Systems (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明はデジタルコンピュータからの信号により主要
部又は全体の制御が成される制御システムに関する。こ
のようなシステムは一般に１全権１制御システムと呼ば
れる。
部又は全体の制御が成される制御システムに関する。こ
のようなシステムは一般に１全権１制御システムと呼ば
れる。
全権デジタル制御システムにおいては、その制御作用は
検出されたおよび／又は所望の動作条件に応答するデジ
タルデータプロセッサによって通常調節される。これら
の動作条件はたくさんあり１個々の条件は実質的な範囲
の値内にある。従ってこれらの動作値の組合せや順番は
非常にぼう大であり、実際使用時に起こり得るこれらの
動作条件の組合せをすべてテストすることは不可能であ
ろう。この問題はデジタル制御システムが再プログラム
可能となり、比較的容易にプログラムを変更できるよう
になってさらに増大し、取ってかわったプログラムの制
御のもとに、このシステムで実行される広範囲なテスト
はもはや有効ではない。
検出されたおよび／又は所望の動作条件に応答するデジ
タルデータプロセッサによって通常調節される。これら
の動作条件はたくさんあり１個々の条件は実質的な範囲
の値内にある。従ってこれらの動作値の組合せや順番は
非常にぼう大であり、実際使用時に起こり得るこれらの
動作条件の組合せをすべてテストすることは不可能であ
ろう。この問題はデジタル制御システムが再プログラム
可能となり、比較的容易にプログラムを変更できるよう
になってさらに増大し、取ってかわったプログラムの制
御のもとに、このシステムで実行される広範囲なテスト
はもはや有効ではない。
英国特許第２１０５４９２人号は全権デジタル制御シス
テムを開示している。このシステムでは第１のデジタル
コンピュータからの制御信号は第２のコンピュータによ
って発生される制御信号と比較される。この第２のコン
ピュータは第１のデジタルコンピュータに供給された入
力信号の少くともいくつかの信号に応答する。
テムを開示している。このシステムでは第１のデジタル
コンピュータからの制御信号は第２のコンピュータによ
って発生される制御信号と比較される。この第２のコン
ピュータは第１のデジタルコンピュータに供給された入
力信号の少くともいくつかの信号に応答する。
前記第１のコンピュータからの制御信号が第２コンピユ
ータにより設定された制限値を超えた場合、このシステ
ムの制御は第１コンピユータとは異る第３コンピユータ
に切換えられる。第２および第３コンピユータの信頼性
を強化するために、第２コンピユータはアナログコンピ
ュータとし、第３コンピユータは第１コンピユータの入
力パラメータ制限値にのみ応答し、システムの未完成の
緊急制御のみを行うことが提案されてきた。
ータにより設定された制限値を超えた場合、このシステ
ムの制御は第１コンピユータとは異る第３コンピユータ
に切換えられる。第２および第３コンピユータの信頼性
を強化するために、第２コンピユータはアナログコンピ
ュータとし、第３コンピユータは第１コンピユータの入
力パラメータ制限値にのみ応答し、システムの未完成の
緊急制御のみを行うことが提案されてきた。
すべての動作条件下で全権システムの応答を予測するこ
とが不可能なために、このようなシステムを航空機に使
用することを推賞することは、航空の安全性に関する機
能の一部については消極的ｌどならざるを得ない。特に
、組合せ条件に対するシステムの不適切な応答によりデ
ータプロセッサーこよって制御される全装置の機能不全
を生じる。さらに同一にプログラムされたコンピュータ
を２台使用してもこの問題を解決することはできないこ
と明らかである。何故なら各コンピュータが同時かつ同
様に機能不全となる可能性が高いからである。
とが不可能なために、このようなシステムを航空機に使
用することを推賞することは、航空の安全性に関する機
能の一部については消極的ｌどならざるを得ない。特に
、組合せ条件に対するシステムの不適切な応答によりデ
ータプロセッサーこよって制御される全装置の機能不全
を生じる。さらに同一にプログラムされたコンピュータ
を２台使用してもこの問題を解決することはできないこ
と明らかである。何故なら各コンピュータが同時かつ同
様に機能不全となる可能性が高いからである。
この発明は２つのデジタルコンピュータを有シ、各コン
ピュータはフルレンジの入力パラメータにわたり出力制
御信号を供給することができ、各コンピュータからの制
御信号（リミット信号）は厳重なチェックを受けること
のできる制御システムを提供することである。特にこの
発明は各デジタルコンピュータからの制＃Ｊ信号が別途
にプログラムされた非類似のコンピュータから供給され
る対応制御信号によりチェックされ、別途番こプログラ
ムされた非類似のコンピュータにより供給された制限信
号によりチェックされる。さらに各制限信号は第１の制
限信号を供給するコンピュータとは別途にプログラムさ
れた非類似のコンピュータによって供給された対応制限
信号に対してチェックされることを特徴とする。
ピュータはフルレンジの入力パラメータにわたり出力制
御信号を供給することができ、各コンピュータからの制
御信号（リミット信号）は厳重なチェックを受けること
のできる制御システムを提供することである。特にこの
発明は各デジタルコンピュータからの制＃Ｊ信号が別途
にプログラムされた非類似のコンピュータから供給され
る対応制御信号によりチェックされ、別途番こプログラ
ムされた非類似のコンピュータにより供給された制限信
号によりチェックされる。さらに各制限信号は第１の制
限信号を供給するコンピュータとは別途にプログラムさ
れた非類似のコンピュータによって供給された対応制限
信号に対してチェックされることを特徴とする。
この発明によれば、主要部をデジタルコンピュータによ
って制御されるシステムを備えている。このシステムは
入力制御信号に応答する装置と、第１および第２の名目
上同一の出力信号を供給する装置の動作条件に応答する
異る第１および第２の制御プログラムによりそれぞれプ
ログラムされた第１および第２の非類似のデジタルコン
ピュータから成り、前記人力制御信号が通常前記第１お
よび第２の出力信号から派生し、前記第１および第２の
コンピュータが更にそれぞれ前記第１および第２の出力
信号に対して制限値を発生し、前記第１および第２の出
力信号が所定量だけ各制限値を超えた場合第１および第
２の表示信号を供給する第１および第２の異る制限プロ
グラムでプログラムされたコンピュータ構成と、前記動
作条件のうち選択された条件に応答して第３の出力信号
を供給する第３のコンピュータと、および前記第１又は
第２の表示信号に応答し前記第３の出力信号から前記人
力制御信号を派生するスイッチ手段とて構成される。
って制御されるシステムを備えている。このシステムは
入力制御信号に応答する装置と、第１および第２の名目
上同一の出力信号を供給する装置の動作条件に応答する
異る第１および第２の制御プログラムによりそれぞれプ
ログラムされた第１および第２の非類似のデジタルコン
ピュータから成り、前記人力制御信号が通常前記第１お
よび第２の出力信号から派生し、前記第１および第２の
コンピュータが更にそれぞれ前記第１および第２の出力
信号に対して制限値を発生し、前記第１および第２の出
力信号が所定量だけ各制限値を超えた場合第１および第
２の表示信号を供給する第１および第２の異る制限プロ
グラムでプログラムされたコンピュータ構成と、前記動
作条件のうち選択された条件に応答して第３の出力信号
を供給する第３のコンピュータと、および前記第１又は
第２の表示信号に応答し前記第３の出力信号から前記人
力制御信号を派生するスイッチ手段とて構成される。
好ましい実施例では、前記第１および第２のコンピュー
タの動作を制御する手段を備えているので、前記第１の
制御プログラムと前記第１の１）ミッタプログラム（制
限プログラム）は協動し、前記第２制御プログラムと前
記第２リミツタプログラムが協動し、その結果前記第１
および第２プログラムが交替的に走る。
タの動作を制御する手段を備えているので、前記第１の
制御プログラムと前記第１の１）ミッタプログラム（制
限プログラム）は協動し、前記第２制御プログラムと前
記第２リミツタプログラムが協動し、その結果前記第１
および第２プログラムが交替的に走る。
特別の実施例では、前記コンピュータ構成を２つ有して
いる。前記第１のコンピュータ構成の第１および第２の
コンピュータが制御およびリミッタプログラムを有し、
これらのプログラムハ前記第２のコンピュータ構成の対
応するコンピュータのプログラムと異っている。
いる。前記第１のコンピュータ構成の第１および第２の
コンピュータが制御およびリミッタプログラムを有し、
これらのプログラムハ前記第２のコンピュータ構成の対
応するコンピュータのプログラムと異っている。
以下この発明の一実施例について説明する。
各図面において同一部には同符号を付す。この実施例は
ガスタービンエンジンの制御システムに関する。第１図
に示すようにガスタービンエンジンＩＯは複数のライン
１２上のアナログ制御信号に応答し、例えばコンプレッ
サ圧力、エンジン速度および温度およびコンプレッサ湿
度のような動作状態がエンジン１０から複数のライン１
２に出力される。ライン１２上の信号はエンジン速度選
択装置Ｉ３からの信号と結合されライン１４を介して２
つのデジタルコンピュータ構成ＩＢ、１６に供給される
。一方のコンピュータ構成は第２図に詳細に示される。
ガスタービンエンジンの制御システムに関する。第１図
に示すようにガスタービンエンジンＩＯは複数のライン
１２上のアナログ制御信号に応答し、例えばコンプレッ
サ圧力、エンジン速度および温度およびコンプレッサ湿
度のような動作状態がエンジン１０から複数のライン１
２に出力される。ライン１２上の信号はエンジン速度選
択装置Ｉ３からの信号と結合されライン１４を介して２
つのデジタルコンピュータ構成ＩＢ、１６に供給される
。一方のコンピュータ構成は第２図に詳細に示される。
コンピュータ構ｉｌｌ、１６からのアナログ出力信号は
各ライン群１’ｌ、１Ｂを介して公知のスイッチ装置Ｚ
９に供給される。この装置Ｚ９は各コンピュータ構成１
５．１６からラインｚｏ、ｚｘに出力された切換信号に
応答する。
各ライン群１’ｌ、１Ｂを介して公知のスイッチ装置Ｚ
９に供給される。この装置Ｚ９は各コンピュータ構成１
５．１６からラインｚｏ、ｚｘに出力された切換信号に
応答する。
これらの信号は後述する方法で発生される。
このコンピュータ構成のブロック図は第２図に示され２
つのコンピュータ３０．３１で構成される。各コンピュ
ータ３０．３１はライン１４上の信号に応答する。これ
らのコンピュータ３０．３１は異るハードウェア設計を
有し、それぞれ別個のプログラムによりプログラムされ
これらのプログラムはそれぞれライン３２゜３３にぶ目
上同一出力制御信号ＣＺ、Ｃ２を供給する。
つのコンピュータ３０．３１で構成される。各コンピュ
ータ３０．３１はライン１４上の信号に応答する。これ
らのコンピュータ３０．３１は異るハードウェア設計を
有し、それぞれ別個のプログラムによりプログラムされ
これらのプログラムはそれぞれライン３２゜３３にぶ目
上同一出力制御信号ＣＺ、Ｃ２を供給する。
これらのコンピュータ３０．３１は又ライン１４の信号
にも応答する別個のリミッタプログラムでそれぞれプロ
グラムされている。コンピュータ３１はリミット信号Ｌ
１を発生する。この信号Ｌ７はラインＩ４上の対応する
信号に対応してライン３２上の信号の受入れ可能な値を
定べする。同様にコンピュータ３ｏはリミット信号Ｌ２
を発生する。この信号Ｌ２はライン３３上の信号に対し
て受入可能な値を定義する。
にも応答する別個のリミッタプログラムでそれぞれプロ
グラムされている。コンピュータ３１はリミット信号Ｌ
１を発生する。この信号Ｌ７はラインＩ４上の対応する
信号に対応してライン３２上の信号の受入れ可能な値を
定べする。同様にコンピュータ３ｏはリミット信号Ｌ２
を発生する。この信号Ｌ２はライン３３上の信号に対し
て受入可能な値を定義する。
前記コンピュータ３０および３Ｚはブロック装置３４か
らのパルス３５の制御を受け、これらのコンピュータの
構成は、制御信号ＣＩに対するプログラムと１ミツト信
号ＬＩに対するプログラムが協動し、協動する信号Ｃ２
のプログラムとＬｌのプログラムと交替される。各プロ
グラムは各場合に１０ミリ秒走る。この例では信号ＣＩ
およびＬｌの両プログラムを装置３４からの論理１１１
信号に応答ごｌ！−２信号Ｃ２およびＬｌの両プログラ
ムを装置３４からの論理１０１信号に応答させることに
より行われる。信号ＣＩ又はＬｌの瞬時値はライン３６
を介してコンピュータ３１に供給され、信号Ｃ２又はＬ
ｌの瞬時値はライン３７を介してコンピュータ３０に供
給される。
らのパルス３５の制御を受け、これらのコンピュータの
構成は、制御信号ＣＩに対するプログラムと１ミツト信
号ＬＩに対するプログラムが協動し、協動する信号Ｃ２
のプログラムとＬｌのプログラムと交替される。各プロ
グラムは各場合に１０ミリ秒走る。この例では信号ＣＩ
およびＬｌの両プログラムを装置３４からの論理１１１
信号に応答ごｌ！−２信号Ｃ２およびＬｌの両プログラ
ムを装置３４からの論理１０１信号に応答させることに
より行われる。信号ＣＩ又はＬｌの瞬時値はライン３６
を介してコンピュータ３１に供給され、信号Ｃ２又はＬ
ｌの瞬時値はライン３７を介してコンピュータ３０に供
給される。
最初の期間ＴＩでは、装置３４からの信号が論理１１１
のとき、値ＣＩおよびＬｌが発生される。信号ＣＩはラ
イン３６を介してコンピュータ３１に送られＬｌと比較
される。ＣＩがＬｌより大きいか、等しい場合、これは
主システムの矢筒症状、例えばシステム分析のエラーで
あり、フラッグ信号ＦｓＩがライン４ｏに出力される。
のとき、値ＣＩおよびＬｌが発生される。信号ＣＩはラ
イン３６を介してコンピュータ３１に送られＬｌと比較
される。ＣＩがＬｌより大きいか、等しい場合、これは
主システムの矢筒症状、例えばシステム分析のエラーで
あり、フラッグ信号ＦｓＩがライン４ｏに出力される。
時間ＴＩの値、従前に格納された信号Ｌ２の値は又ライ
ン３６を介してコンピュータ３１に送られＬｌの値と比
較される。これらの信号間の差が相対的に小さな値ｄよ
り大きいか又は等しい場合、小さなハードウェア上の故
障又はプログラムのエラーが考えられ、信号「凪１が発
生される。又時間Ｔ７の間、値コンピュータ３１に従前
に格納された値Ｃ２がライン３７を介してコンピュータ
３０に供給され信号ＣＩと比較される。これらの信号Ｃ
ｒとＣ２の値の差が相対的に小さな値ｄ！より大きいか
、等しい場合、小さなハードウェアとの故障又はプログ
ラムエラーであることが考えられ、信号Ｆｍｚが発生さ
れる。
ン３６を介してコンピュータ３１に送られＬｌの値と比
較される。これらの信号間の差が相対的に小さな値ｄよ
り大きいか又は等しい場合、小さなハードウェア上の故
障又はプログラムのエラーが考えられ、信号「凪１が発
生される。又時間Ｔ７の間、値コンピュータ３１に従前
に格納された値Ｃ２がライン３７を介してコンピュータ
３０に供給され信号ＣＩと比較される。これらの信号Ｃ
ｒとＣ２の値の差が相対的に小さな値ｄ！より大きいか
、等しい場合、小さなハードウェアとの故障又はプログ
ラムエラーであることが考えられ、信号Ｆｍｚが発生さ
れる。
Ｉ２の期間、裟＠、３４からの１ざ号が論理１０１のと
きＬ２君よびＣ２の値とＬ ｚ ｉｔよびＬｌの値はコ
ンピュータ３０において比較され、Ｃ２とＣＩの値はコ
ンピュータ３１で上述した方法で比較される。
きＬ２君よびＣ２の値とＬ ｚ ｉｔよびＬｌの値はコ
ンピュータ３０において比較され、Ｃ２とＣＩの値はコ
ンピュータ３１で上述した方法で比較される。
信号Ｆｓ２．Ｆｍ３およびＦｍ４はＩ２の期間各比較に
より明らかにされたエラー状態に応答して発生される。
より明らかにされたエラー状態に応答して発生される。
と述した比較は表１に、これらの比較を行うコンピュー
タの表示と共に示される。
タの表示と共に示される。
表 １
前記比較は又１つの可能なシーケンスの事象として第６
図に示される。ここで強’１１１１．．なければならな
いのは制御信号およびＩＪ ミツト信号の発生後、制御
信号Ｃ１又はＣ２がエンジン１０に送られる前に必要な
比較が実行されることを条件として、図示したシーケン
スは重要ではないということである。
図に示される。ここで強’１１１１．．なければならな
いのは制御信号およびＩＪ ミツト信号の発生後、制御
信号Ｃ１又はＣ２がエンジン１０に送られる前に必要な
比較が実行されることを条件として、図示したシーケン
スは重要ではないということである。
第３図はコンピュータ３０のレイアウトを示す。コンピ
ュータ３１は一般には、類似しているが、上述したよう
に異るハードウェア構成を取っており、独立にプログラ
ムされている。コンピュータ３０はマイクロプロセッサ
（ＭＰＵ）５０．２つのＲｋＭｓｒ、ｓｚ、２つのＩ’
ＬＯＭ ｓ ｓ 。
ュータ３１は一般には、類似しているが、上述したよう
に異るハードウェア構成を取っており、独立にプログラ
ムされている。コンピュータ３０はマイクロプロセッサ
（ＭＰＵ）５０．２つのＲｋＭｓｒ、ｓｚ、２つのＩ’
ＬＯＭ ｓ ｓ 。
５４および入出力装置５５から成り、これらの各素子は
アドレス・データバス５６および制御バス５７により相
互接続される。このＲＡＭ５ＩとＲＯＭ５３は制御信号
ＣＩのプログラムが走っているときのみアドレスされ、
ＲＡＭ５２とＲ１０Ｍ５４はリミット信号Ｌ２が走って
いるときのみアドレスされる。ＲＩＶ５ＺおよびＲＯＭ
５Ｊのアドレスデータの最上位ビットは常に論理１１１
であり、ＲＡＭ５！およびＲＯＭ５４のアドレスデータ
の対応ビットは常に論理１０１である。それゆえ、これ
らのアドレスビットはプログラムが正しく走っていれば
、クロック装置３４からライン３５に出力された信号に
相当す５ る。アドレスバス上の現在の最上位ビットはライン５８
を介してアドレスモニタ回路５９へ送られ、ここでライ
ン３５の信号と比較される。
アドレス・データバス５６および制御バス５７により相
互接続される。このＲＡＭ５ＩとＲＯＭ５３は制御信号
ＣＩのプログラムが走っているときのみアドレスされ、
ＲＡＭ５２とＲ１０Ｍ５４はリミット信号Ｌ２が走って
いるときのみアドレスされる。ＲＩＶ５ＺおよびＲＯＭ
５Ｊのアドレスデータの最上位ビットは常に論理１１１
であり、ＲＡＭ５！およびＲＯＭ５４のアドレスデータ
の対応ビットは常に論理１０１である。それゆえ、これ
らのアドレスビットはプログラムが正しく走っていれば
、クロック装置３４からライン３５に出力された信号に
相当す５ る。アドレスバス上の現在の最上位ビットはライン５８
を介してアドレスモニタ回路５９へ送られ、ここでライ
ン３５の信号と比較される。
モニタ回路５Ｂは第４図に詳細に示され、ＮＯＲゲート
６０とＡＮＤゲート６１で構成され、共にライン３５．
５８上の信号に応答する。
６０とＡＮＤゲート６１で構成され、共にライン３５．
５８上の信号に応答する。
ＮＯＲ，ゲート６２はゲート６０．６１の出力状態に応
答する。この構成はライン３５．５１１上の信号の論理
状態が同じときにのみゲート６２から出力ライン６３上
に論理１ｏ１の信号が出力されるよう番こなっている。
答する。この構成はライン３５．５１１上の信号の論理
状態が同じときにのみゲート６２から出力ライン６３上
に論理１ｏ１の信号が出力されるよう番こなっている。
第３図に示すように、入出力装置５５にはライン１４上
の入力データと、コンピュータ３１からのライン３７に
出力されたＣ２とＬｌの値が供給される。バス５６から
のデータラインも又ラッチ回路と接続され、フラッグ信
号Ｆｓ２゜ｐ ｍ ｌ が存在するときは、これらの
信号が保持される。
の入力データと、コンピュータ３１からのライン３７に
出力されたＣ２とＬｌの値が供給される。バス５６から
のデータラインも又ラッチ回路と接続され、フラッグ信
号Ｆｓ２゜ｐ ｍ ｌ が存在するときは、これらの
信号が保持される。
上記データラインは又ラッチ回路６５と接続されこのラ
ッチ回路６５に制御信号ＣＩが保持６ され、上述した比較の結果としての有効性を待つ。ラッ
チ回路は又信号Ｌ１を保持し、ライン３６を介してコン
ピュータ３１に送り、ＴＺの期間値Ｃ２と比較する。
ッチ回路６５に制御信号ＣＩが保持６ され、上述した比較の結果としての有効性を待つ。ラッ
チ回路は又信号Ｌ１を保持し、ライン３６を介してコン
ピュータ３１に送り、ＴＺの期間値Ｃ２と比較する。
主要なシステムの欠陥を示すフラッグ信号Ｆ８２ が発
生すると、この信号はラッチ回路６４からライン４８を
介して切換ロジック回路７０（第２図）に供給する。こ
れは第５図に詳細に示され後述される。フラッグ信号Ｆ
ｍｚ又はＶｍｓ のいずれかの信号がある場合、これ
らの信号は多少のプログラムエラー又はハードウェア上
の欠陥を示す。これらの信号はそれぞれライン７１．７
２を介してＯＲゲート７３（第３図）忙送られる。モニ
タ回路５８からライン６３に出力された信号は又ＯＲゲ
ート１３に供給される。この構成は、信号Ｆ ｍ ２又
はＦｍｓのいずれかの信号がある場合、又はバス５６上
のアドレスがクロック装置３４によって示された時間Ｔ
Ｉ又はＴＺに対して適切でない場合、エラーの信号がラ
イン４２を介して論理回路７０１７
つり１に供給される。ラ
イン４２上の信号に相当する１小さなエラ−１信号は論
理回路７ｏに、コンピュータ３１からライン７４（第２
図）を介して、Ｆｍ１又はＦｍ４のフラッグ信号の存在
に応答して又はコンピュータ３ノ内のアドレスが時間Ｔ
Ｉ又はＴＺに対して適切でない旨の表示に応答して、送
られる。
生すると、この信号はラッチ回路６４からライン４８を
介して切換ロジック回路７０（第２図）に供給する。こ
れは第５図に詳細に示され後述される。フラッグ信号Ｆ
ｍｚ又はＶｍｓ のいずれかの信号がある場合、これ
らの信号は多少のプログラムエラー又はハードウェア上
の欠陥を示す。これらの信号はそれぞれライン７１．７
２を介してＯＲゲート７３（第３図）忙送られる。モニ
タ回路５８からライン６３に出力された信号は又ＯＲゲ
ート１３に供給される。この構成は、信号Ｆ ｍ ２又
はＦｍｓのいずれかの信号がある場合、又はバス５６上
のアドレスがクロック装置３４によって示された時間Ｔ
Ｉ又はＴＺに対して適切でない場合、エラーの信号がラ
イン４２を介して論理回路７０１７
つり１に供給される。ラ
イン４２上の信号に相当する１小さなエラ−１信号は論
理回路７ｏに、コンピュータ３１からライン７４（第２
図）を介して、Ｆｍ１又はＦｍ４のフラッグ信号の存在
に応答して又はコンピュータ３ノ内のアドレスが時間Ｔ
Ｉ又はＴＺに対して適切でない旨の表示に応答して、送
られる。
第５図に示すように論理回路７ｏはＯＲゲート８０を有
している。このＯＲゲート８ｏにはライン４０．４３上
のにせ信号が印加される。
している。このＯＲゲート８ｏにはライン４０．４３上
のにせ信号が印加される。
従ってゲート８０はエラー信号を、ライン（０゜又は４
３のいずれかのラインにエラー信号がある場合に、ライ
ン８１にエラー信号を供給する。
３のいずれかのラインにエラー信号がある場合に、ライ
ン８１にエラー信号を供給する。
公知の集積回路８２はライン８１上の信号に応答しライ
ン８１上の信号が所定時間以上存続する場合にのみ出力
信号をライン８３に供給する。
ン８１上の信号が所定時間以上存続する場合にのみ出力
信号をライン８３に供給する。
前記回路７０は又ＯＲゲート８４を有している。このゲ
ートはライン４２．１４上の信号に応答する。集積回路
８５はゲート８４からの出力信号に応答して、ゲート８
４からエラー表示８ 信号が所定時間以上存続する場合にのみ、ライン２０（
第１，２図も参照）に信号を供給する。
ートはライン４２．１４上の信号に応答する。集積回路
８５はゲート８４からの出力信号に応答して、ゲート８
４からエラー表示８ 信号が所定時間以上存続する場合にのみ、ライン２０（
第１，２図も参照）に信号を供給する。
ＮＯＲ，ゲート８６はライン２０，８３上の信号に応答
し、ライン２０、又は８３にエラー表示信号がある場合
にのみライン８７に信号を供給する。ライン８７上の信
号はラッチ回路６５（第３図）に印加され、保持されて
いた値ＣＩがライン３２に供給される。但しこの場合ラ
イン３５上のクロック信号が時間ＴＩを表示している場
合である。ライン８７上の信号は又コンピュータ３Ｉ内
の対応するラッチ回路に印加され時間Ｔ２の間にライン
３３に０２が供給されることを可能にする。
し、ライン２０、又は８３にエラー表示信号がある場合
にのみライン８７に信号を供給する。ライン８７上の信
号はラッチ回路６５（第３図）に印加され、保持されて
いた値ＣＩがライン３２に供給される。但しこの場合ラ
イン３５上のクロック信号が時間ＴＩを表示している場
合である。ライン８７上の信号は又コンピュータ３Ｉ内
の対応するラッチ回路に印加され時間Ｔ２の間にライン
３３に０２が供給されることを可能にする。
第２図に示すように、ライン３２とライン３３は共にデ
ジタル／アナログ変換器９０に送られ、そこからアナロ
グ信号がライン１７にセレクタスイッチ回路９１により
送られる。さらにコンピュータ９２で示されるアナログ
コンピュータがラインＩ４上の入力信号のうち選択され
た信号に応答して、制御信号をスイッチ回路９１に供給
する。これらの信号はこの制御が最適動作条件を提供し
なかった場合でもエンジンＩＯの安全制御を行うのには
十分である。ライン８３上のエラー表示に応答してスイ
ッチ回路９１の動作によりライン１７０制御信号がコン
ピュータ９２から出力される。
ジタル／アナログ変換器９０に送られ、そこからアナロ
グ信号がライン１７にセレクタスイッチ回路９１により
送られる。さらにコンピュータ９２で示されるアナログ
コンピュータがラインＩ４上の入力信号のうち選択され
た信号に応答して、制御信号をスイッチ回路９１に供給
する。これらの信号はこの制御が最適動作条件を提供し
なかった場合でもエンジンＩＯの安全制御を行うのには
十分である。ライン８３上のエラー表示に応答してスイ
ッチ回路９１の動作によりライン１７０制御信号がコン
ピュータ９２から出力される。
前記コンピュータ構成１６は全ての点でコンピュータ構
成１５と同じであることが望ましい。
成１５と同じであることが望ましい。
その結果、システム分析エラーのような主要な設計エラ
ーは両コンピュータ構成１５．１６で共通になる。
ーは両コンピュータ構成１５．１６で共通になる。
このため、そのような主要なエラーを示すライン８３上
のエラー表示により、エンジンｌＯの制御をコンピュー
タ９２に戻す。多くの多少のハードウェア又はソフトウ
ェアエラーの一つを示すライン２０上のエラー表示によ
り切換装置１９（第１図）がエンジン１０をコンピュー
タ構成１６の制御下に置く。
のエラー表示により、エンジンｌＯの制御をコンピュー
タ９２に戻す。多くの多少のハードウェア又はソフトウ
ェアエラーの一つを示すライン２０上のエラー表示によ
り切換装置１９（第１図）がエンジン１０をコンピュー
タ構成１６の制御下に置く。
このシステムは初めにコンピュータ構成１６の制御下に
おかれたエンジンＩＯにより同様に動作でき、このコン
ピュータ構成中において生じた多少のエラーがあるとコ
ンピュータ構成１５１こシフトされる。
おかれたエンジンＩＯにより同様に動作でき、このコン
ピュータ構成中において生じた多少のエラーがあるとコ
ンピュータ構成１５１こシフトされる。
逆に簡単な構成システムではコンピュータ構成Ｉ５のみ
が備えられている。このようなシステムでは切換装置１
９は省略され、主要なエラーおよび多少のエラーも共に
制御がコンピュータ９２（第２図）に戻されるように構
成されている。
が備えられている。このようなシステムでは切換装置１
９は省略され、主要なエラーおよび多少のエラーも共に
制御がコンピュータ９２（第２図）に戻されるように構
成されている。
第１図はこの発明による制御システムのブロック図；
第２図は第１図の一部を形成するコンピュータ構成のブ
ロック図： 第３図は第２図の構成の一部を形成するコンピュータの
構成図： 第４図は第３図の部分ロジック回路； 第５図は第２図のロジック回路図；および第６図は各コ
ンピュータ構成で実行されるチェック事項を表示するチ
ャートである。 ９１ Ｍ
＾八へ０・・・ガスタービンエンジン、１３・・・エン
ジン速度選択装置、ｒｓ、ｘ６−・・デジタルコンピュ
ータ構成、１９・・・スイッチ装置、３０．３１・・・
コンピュータ、ＣＩ、Ｃ２・・・出力制御信号、Ｌｌ、
Ｌｌ・・・リミット信号、３４・・・クロック装置、５
０・・・マイクロプロセッサ、５１．５２・・・Ｒ，Ａ
Ｍ、５３．５４・・・ＲＯＭ、５５・・・入出力装置、
５７・・・制御バス、５８・・・モニタ回路、６０、、
、Ｎ ＯＲ，ゲート、 ６１ ・・・ＡＮＤゲートｓ７
ｏ、、。 論理回路、９０・・・デジタル／アナログ変換器、９１
・・・スイッチ回路、９２・・・コンピュータ。 出願人代理人 弁理士 鈴 江 武彦 ２ ゼ イギリス国ウェスト・ミツドラ ンズ・ディーワイ６９ピービ ー・キンゲスウィンフォード・ ストリーム・ロード・バリーバ ンク（無番地） ・；９発 明 者 ジェームス・ティップトンイギリス
国ウェスト・ミツドラ ンズ・ビー９２９エルジエイ・ ソリハル・ローウッド・ドライ ブ１７６
ロック図： 第３図は第２図の構成の一部を形成するコンピュータの
構成図： 第４図は第３図の部分ロジック回路； 第５図は第２図のロジック回路図；および第６図は各コ
ンピュータ構成で実行されるチェック事項を表示するチ
ャートである。 ９１ Ｍ
＾八へ０・・・ガスタービンエンジン、１３・・・エン
ジン速度選択装置、ｒｓ、ｘ６−・・デジタルコンピュ
ータ構成、１９・・・スイッチ装置、３０．３１・・・
コンピュータ、ＣＩ、Ｃ２・・・出力制御信号、Ｌｌ、
Ｌｌ・・・リミット信号、３４・・・クロック装置、５
０・・・マイクロプロセッサ、５１．５２・・・Ｒ，Ａ
Ｍ、５３．５４・・・ＲＯＭ、５５・・・入出力装置、
５７・・・制御バス、５８・・・モニタ回路、６０、、
、Ｎ ＯＲ，ゲート、 ６１ ・・・ＡＮＤゲートｓ７
ｏ、、。 論理回路、９０・・・デジタル／アナログ変換器、９１
・・・スイッチ回路、９２・・・コンピュータ。 出願人代理人 弁理士 鈴 江 武彦 ２ ゼ イギリス国ウェスト・ミツドラ ンズ・ディーワイ６９ピービ ー・キンゲスウィンフォード・ ストリーム・ロード・バリーバ ンク（無番地） ・；９発 明 者 ジェームス・ティップトンイギリス
国ウェスト・ミツドラ ンズ・ビー９２９エルジエイ・ ソリハル・ローウッド・ドライ ブ１７６
Claims (8)
- （１） 主要部がデジタルコンピュータによって制御
され、入力制御信号に応答する装置と、第１および第２
の名目上同一の出た信号を供給する装置の動作条件に応
答する異る第１および第２の制御プログラムによりそれ
ぞれプログラムされた第１および第２の非類似のデジタ
ルコンピュータから成り、前記入力制御信号が通常前記
第１および第２の出力信号から派生し、前記第１および
第２のコンピュータが更にそれぞれ前記第１および第２
の出力信号に対して制限値を発生し、前記第１および第
２の出力信号が所定量だけ各制限値を超えた場合第１お
よび第２の表示信号を供給する第１および第２の異る制
限プログラムでプログラムされたコンピュータ構成と、
前記動作条件のうち選択された条件に応答して第３の出
力信号を供給する第３のコンピュータと、および前記第
１又は第２の表示信号に応答し前記第３の出力信号から
前記入力制御信号を派生するスイッチ手段とで構成され
ることを特徴とする制御システム。 - （２） 前記第１および第２のコンピュータは又前記
制限値を比較し、前記制限値間の差が所定量に達すると
第３の表示信号を発生するようにプログラムされたこと
を特徴とする特許請求の範囲第１項記載の制御システム
。 - （３） 前記第１および第２のコンピュータは又前記
第１および第２の出力信号を比較し、両市力信号間の差
が所定量に達すると、第４の表示信号を発生するように
プログラムされたことを特徴とする特許請求の範囲第２
項記載の制御システム。 - （４）前記スイッチ手段は前記第３および第４の表示信
号に応答し、前記第３のコンピュータから前記入力制御
信号を派生させることを特徴とする特許請求の範囲第３
項記載の制御システム。 - （５） 前記コンピュータ構成を２つ有し、前記一方
のコンピュータ構成からの前記第３および第４の表示信
号のいずれかの信号に応答し、前記他方のコンピュータ
構成から前記人力制御信号を派生させるスイッチ手段を
備えたことを特徴とする特許請求の範囲第３項記載の制
御システム。 - （６）前記コンピュータ構成はタイマ装置を有し、前記
タイマ装置は前記第１および第２コンピユータの動作を
制御するタイム信号を発生し、それにより前記第１制御
プログラムおよび前記第１制限プログラムが協動し、前
記第１プログラムは前記第２プログラムに変更されるこ
とを特徴とする特許請求の範囲第１項記載の制御システ
ム。 - （７）前記第１および第２コンピユータはデータと、前
記制御プログラムおよび前記制限プログラムのための第
１および第２の独立した記憶装置を有し前記記憶装置に
対するアドレスデータの１ビツトが、前記アドレスデー
タが制御プログラムに関するものか又は制限プログラム
に関するものかを示すように前記第１および第２コンピ
ユータがプログラムされ、前記１ビツトを前記タイミン
グ信号と比較し前記１ビツトと前記タイミング信号が一
致しないことを示す第５の表示信号を供給するモニタ回
路を備えたことを特徴とする特許請求の範囲第５項記載
の制御システム。 - （８）前記スイッチ装置は前記第５の表示信号にも応答
することを特徴とする特許請求の範囲第７項記載の制（
ｉ１１装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8216234 | 1982-06-03 | ||
| GB8216234 | 1982-06-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5917658A true JPS5917658A (ja) | 1984-01-28 |
Family
ID=10530829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095905A Pending JPS5917658A (ja) | 1982-06-03 | 1983-06-01 | デジタルコンピユ−タの信号に応答する制御システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4590549A (ja) |
| EP (1) | EP0096510B1 (ja) |
| JP (1) | JPS5917658A (ja) |
| DE (1) | DE3377541D1 (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2172722B (en) * | 1985-03-22 | 1989-06-28 | United Technologies Corp | Backup control system (bucs) |
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| US4799159A (en) * | 1985-05-30 | 1989-01-17 | Honeywell Inc. | Digital automatic flight control system with disparate function monitoring |
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| US6379998B1 (en) * | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
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| DE602006007825D1 (de) * | 2006-05-16 | 2009-08-27 | Saab Ab | Fehlertolerantes Steuersystem |
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| JPS5831602B2 (ja) * | 1976-02-04 | 1983-07-07 | 株式会社日立製作所 | 二重系制御装置 |
| FR2344063A1 (fr) * | 1976-03-10 | 1977-10-07 | Smiths Industries Ltd | Circuit numerique de commande a deux voies au moins |
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-
1983
- 1983-05-25 DE DE8383303003T patent/DE3377541D1/de not_active Expired
- 1983-05-25 EP EP83303003A patent/EP0096510B1/en not_active Expired
- 1983-05-27 US US06/498,860 patent/US4590549A/en not_active Expired - Fee Related
- 1983-06-01 JP JP58095905A patent/JPS5917658A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0096510A3 (en) | 1984-12-27 |
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| EP0096510A2 (en) | 1983-12-21 |
| DE3377541D1 (en) | 1988-09-01 |
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