JPS6321933B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は交替ゲート制御方式、特に複数のレジ
スタへの情報の交替を指示する交替情報送出指示
信号により作動する交替切換回路を備えた交替ゲ
ート制御方式に関するものである。

電子計算機システムを運用するのに記憶装置の
アドレス指示を行つて、その情報を授受すること
が一般に用いられている。

この記憶装置は第１１図に示すように、主記憶
装置６２（以後主記憶部と記す）と主記憶部６２
を制御する制御部６１とで構成されている。主記
憶部６２に固定障害が発生して１ビツトエラーが
発生すると、制御部６１は、ECC機能によつて
読み出したデータを修正しているが、更に、１ビ
ツトエラーが発生すると２ビツトエラーとなり、
ECC機能により読み出しデータを修正すること
ができないと云う問題があつた。

そこで、交替メモリチツプ６３を制御部６１に
付設し、主記憶部６２に不良領域が発生し、固定
的な１ビツトエラーになると、固定障害を発生し
た領域を交替メモリチツプ６３に切り替えてい
た。この切替情報、例えばアドレスとビツトを交
替情報レジスタ（以後レジスタと記す）２に格納
して管理している。これによつて主記憶部６２に
発生する２ビツトエラーは実質１ビツトエラーと
なり、ECC機能により読み出したデータの修正
が可能になつた。

しかしこうしたCPU６０から主記憶部６２間
のメモリアクセスにおいて、主記憶部６２の不良
領域を識別して、この不良領域へのアクセスをバ
ツクアツプ用に用意した交替メモリチツプ６３に
切り替え、CPU６０側からのアクセスに対して
は何事もなかつたようにアクセス可能とする制御
を制御部６１で実行するには、制御部６１の付加
構成として交替切換回路を要し、この交替メモリ
チツプの制御を行うには、少なくとも主記憶部６
２の不良領域のアドレス情報と不良を示すビツト
情報と、対応する交替メモリチツプ６３のアドレ
ス情報を記憶しておくメモリ即ち、レジスタが必
要となる。しかし、このレジスタにビツト誤りを
発生しないとは限らない。

すなわち、ECC機能が１ビツトエラーの修正
が可能であるとしても、こうして交替メモリチツ
プ６３に切り替えるために選ばれた交替メモリチ
ツプ６３に１ビツトエラー故障が発生する場合だ
けでなく、レジスタ２のデータセツト部分に１ビ
ツトエラー故障が発生する可能性もある。

もし、レジスタ２の方に１ビツトエラー故障が
発生した場合、本来の保護対象である交替メモリ
チツプ６３の方の１ビツトエラー故障による不良
読み出しデータの修正には対処できなくなると云
う欠点を有していた。

本発明は、上記に鑑んがみ第１０図に示すよう
に、CPU６０と主記憶部６２間のアクセスを制
御する制御部６１の中に交替切換回路１を設け、
交替切換回路１により選択管理制御される複数の
交替メモリチツプ６３−１〜６３−ｎと、交替メ
モリチツプ６３−１〜６３−ｎを選択制御するた
めの交替アドレスと交替ビツトとパリテイとから
なる制御情報をセツトするレジスタ２−１〜２−
ｎを交替メモリチツプに対応して用意し、加えて
レジスタそのもののビツト誤り監視をも行うこと
により、レジスタが不良の時は、使用されていな
レジスタと切り換える。したがつて連動して選択
される交替メモリチツプも切り換えられる。

したがつて、本発明の目的は、少なくともレジ
スタから発生する１ビツトエラーによるCPU６
０側から見たECCのデータの修正能力の低下を
防止することである。

具体的には、CPU６０から交替情報（交替ア
ドレス、交替ツト、パリテイ）を送出する際に、
同時に出力される交替情報送出指示信号で複数の
レジスタ２−１〜２−ｎ（交替メモリチツプに対
応する）を制御し、レジスタの状態を検知してレ
ジスタに障害があると、別の使用されていないレ
ジスタに交替アドレスと交替ビツトとパリテイよ
りなる交替情報をセツトし、レジスタの内容をパ
リテイチエツクし、信頼性の高い交替ゲート制御
方式を提供することを目的とするものである。

本発明を略説すると、中央処理装置（CPU）
と主記憶装置（MS）間のアクセスを制御する制
御部（MCU）とで構成されているシステムの記
憶装置であつて、主記憶装置（MS）の不良部分
に対応させて該不良部分をバツクアツプするため
の交替メモリと、前記不良部分を領域指定すると
ともに、前記中央処理装置（CPU）からの不良
部分対応アドレスに対するアクセス要求を前記交
替メモリへのアクセスに変換する交替切換回路を
有する記憶装置おいて、該交替切換回路に前記主
記憶装置（MS）の不良領域と該領域を特定の交
替メモリチツプに対応付けるための交替アドレス
と交替ビツトとパリテイとよりなる交替情報をセ
ツトする交替情報レジスタを交替メモリチツプに
対応して複数個備えるとともに、前記交替情報レ
ジスタにはパリテイを付加した前記交替情報をセ
ツト可能に構成して、当該交替メリに対応する領
域をアクセスした結果、情報又は当該交替情報レ
ジスタのパリテイ情報からECC機能がエラーを
検出した時に中央処理装置（CPU）から発行さ
れる交替情報送出指示信号を前記交替切換回路が
受けた時、該信号に期づき現在選択されセツトさ
れている主記憶装置（MS）の当該不良領域と当
該交替メモリと対応付けしていた当該交替レジス
タの交替情報をリセツトし、該情報に相当する情
報を未使用の交替メモリチツプに対応付けられて
いる別の交替情報レジスタにセツトすることによ
り、バツクアツプする交替情報レジスタと交替メ
モリチツプの組のさしかえを可能としたことを特
徴とするものである。

以下、図を用いて本発明の実施例を詳細に説明
する。第１図は本発明の交替ゲート制御方式を司
どる交替切換回路の配置を示すブロツク図であ
り、１は交替切換回路、２−１〜２−ｎは中央処
理装置からの交替アドレス、交替ビツト、パリテ
イからなる交替情報を保持するレジスタ（交替メ
モリチツプに対応する）である。

交替切換回路１は、図示しない中央処理装置が
交替情報を送出する際に、同時に送出する交替情
報送出指示信号SALTRを入力され、交替情報を
保持するレジスタ２−１〜２−ｎを制御する。

例えば、レジスタ２−１を２−２に切り換える
動作をする。この切り換えによつてレジスタに対
応する交替メモリチツプに切り換えられる。従つ
て、その交替メモリは正常状態であつても、レジ
スタが切り換えられると、レジスタに対応した交
替メモリに切り換えられる。

なお、図の＊RALTは、中央処理装置から送
られてくる交替切換回路１のリセツト信号であ
る。

第２図は本発明の交替情報を保持するレジスタ
２−１の回路図であり、３はゲート回路、４はイ
ンバータ回路、５は遅延回路、６，１３，１６，
１７はアンド回路、１２，１８，１９はNAND
回路、７〜１０と１４，１５はフリツプ・フロツ
プ回路、１１はパリテイ・チエツク回路である。

交替切換回路１より例えば、レジスタ２−１に
送られてくる交替を指示する指示信号ALTR−
１は、第２図ａに示す回路にてタイミングを作成
される。即ち、ALTR−１信号はゲート回路３
を経て三分岐され、一分岐はALTR信号、更に
一分岐はインバータ回路４で反転した＊ALTR
信号、残りの分岐は、＊ALTR信号を所要時間
遅延回路５により遅延された信号とゲート回路３
を介する信号がアンド回路６に入力され交替タイ
ミング用の信号ALTCKが作成される。第２図ａ
のそれぞれの信号は第２図ｂに入力される。

交替タイミング用ALTCK信号は、第２図ｂの
フリツプ・フロツプ回路７ないし１０にそれぞれ
入力される。一方、中央処理装置よりの交替情
報、即ち交替アドレス信号ALT・ADDと交替ビ
ツト信号ALT・BITとパリテイ信号は、それぞ
れフリツプ・フロツプ回路７〜９に入力される。

また、フリツプ・フロツプ回路１０には“１”
を入力する。それぞれのフリツプ・フロツプ回路
７〜１０はALTCK信号のタイミングでそれぞれ
ALT・ADDとALT・BIT及びPARITY信号お
よび“１”が入力され、AA、AB、AP、VB信
号を出力し、AA、AB、AP信号をパリテイ・チ
エツク回路（CH）１１に入力する。

パリテイ・チエツク回路１１は入力信号をチエ
ツクする。これは、交替のために入力する交替情
報をチエツクしレジスタの異常を検出するためで
ある。パリテイに異常（エラー）が発生している
と出力信号CHAを“１”として出力する。勿論
正常の場合は“０”を出力する。

NAND回路１２は、第２図ａのALTR信号
“１”、即ち交替中を示す信号とマシンクロツク
MCLKのタイミングでCHA信号をフリツプ・フ
ロツプ回路１４に入力する。

アンド回路１３は＊ALTR信号“１”である
交替後の場合にCHA信号をフリツプ・フロツプ
回路１５に入力する。但しMCLK信号は、マシ
ン・クロツクで、VB信号はVBが“１”の場合
に交替情報があるという意味の信号である。

従つて、フリツプ・フロツプ回路１４と１５の
出力信号はCHAL−１とCHAL−２は、レジス
タの交替中、交替後にパリテイ・チエツク信号
CHAが“１”、即ち異常であると、それぞれ
“１”を出力する。

従つて信号CHAL−１とCHAL−２を監察す
れば、交替情報を保持するレジスタの状態が把握
されるのである。

第２図ｃは、第２図ｂを制御する信号回路であ
り、NAND回路１８とNAND回路１９は、
CHAL−１又CHAL−２のいづれかが異常、即
ち、＊CHAL−１または＊CHAL−２のいずれ
かが“０”であると、NAND回路１８は“１”
を出力し回路診断信号AVINH（この場合
AVINH＝“１”）とともにNAND回路１９に入
力され、NAND回路１９の出力＊INHAL信号は
“０”となり、アンド回路１６を介して“０”を
フリツプ・フロツプ回路１０のリセツト端子Ｒに
入力し、出力VB信号（交替情報有信号）を
“０”（無）として、アンド回路１３が動作せずフ
リツプ・フロツプ回路１５の動作を停止する。

即ち、CHAL−１信号またはCHAL−２信号
が異常の場合にフリツプ・フロツプ回路１５を固
定する。CHAL−１信号とCHAL−２信号の両
方が正常の場合に上記した動作が行われる。

上記した交替情報有信号VB信号は、アンド回
路１６に入力される交替リセツト信号＊RALT
によつても出力される。アンド回路１７はイニシ
アル・リセツト信号＊IRSTとシステム・リセツ
ト信号＊SRSTとエラー・リセツト信号＊ERST
の何れが入力されてもリセツト信号＊RESETを
出力する回路であり、フリツプ・フロツプ回路１
４と１５をリセツトする動作をするものである。

以上述べた交替切換回路の一実施例を第３図に
示す。図において２０はフリツプ・フロツプ制御
回路、２１は遅延回路、２２はフリツプ・フロツ
プ回路２３と２４はアンド回路である。交替情報
送出指示信号SALTRは、遅延回路２１を介して
フリツプ・フロツプ回路２２のクロツク信号Ｃと
して入力される。

一方、交替情報送出指示信号SALTRはアンド
回路２３と２４の一方端子に入力され、それぞれ
のアンド回路２３と２４の出力はそれぞれレジス
タ２−１と２−２に信号ALTR−１とALTR−
２を出力する。

更にアンド回路２３と２４の他の入力はフリツ
プ・フロツプ回路２２よりの信号ＢとＡがそれぞ
れ入力されている。フリツプ・フロツプ回路２２
の入力側にはフリツプ・フロツプ制御回路２０が
接続されている。このフリツプ・フロツプ制御回
路２０については、第５図で後述する。従つて、
フリツプ・フロツプ回路２２はフリツプ・フロツ
プ制御回路２０の信号状態により接続されるレジ
スタの切り換えを行う。本実施例はレジスタが２
個設けられてあるとして図示している。

第４図は交替切換回路１の他の実施例を示すブ
ロツク図であり、周知のカウンタ回路３０とデコ
ーダ３１とから構成されており、ALTR−１な
しALTR−ｎ信号の所要のものが入力される
SALTR信号数によるカウンタ値によつて任意に
選択する交替切換回路であり、複数のレジスタの
選択が可能となる。

第５図は第３図のフリツプ・フロツプ制御回路
２０の一実施例である。４０および４１はフリツ
プ・フロツプ回路、４２ないし４５はNAND回
路、４７と４８はNAND回路である。

交替情報のパリテイ・チエツクのエラーを表示
するレジスタ２−１の＊INHAL１とレジスタ２
−２の＊INHALの２信号はそれぞれフリツプ・
フロツプ回路４０と４１に入力される。さらに、
フリツプ・フロツプ回路４０と４１をリセツトす
る信号がイニシアル・リセツト信号IRSTと交替
切換回路をリセツトするリセツト信号＊RALT
を入力されたAND回路４９により作成されて入
力されている。

両フリツプ・フロツプ回路４０と４１がリセツ
トされた場合について以下説明する。フリツプ・
フロツプ回路４０と４１のＱ端子出力は共に
“０”となり、NAND回路４２と４４及び４３と
４５に入力される。NAND回路４２，４３，４
６はそれぞれ“１”、“１”、“０”を、NAND回
路４４，４５，４６はそれぞれ“１”、“１”、
“０”を出力し、それぞれは、NAND回路４７と
４８に入力され、出力信号ＪとＫは“１”“１”
となる。例えばINHAL1信号にパリテイ・チエ
ツクエラーが発生すると、＊INHAL信号は、
“０”となり、フリツプ・フロツプ回路４０に入
力されＱ端子出力を“１”とする。

上記と同一過程を経てNAND回路４２，４３，
４６は“０”、“１”、“１”を出力し、NAND回
路４４，４５，４６は“１”、“１”、“１”を出力
してNAND回路４７と４８に入力され、出力信
号ＪとＫは“１”と“０”を出力するものであ
る。

従つて第３図のフリツプ・フロツプ回路２２か
らなる交替切換回路は、＊INHAL１がエラー、
即ちレジスタ２−１を接続するALTR−１信号
系が動作中にエラーを発生すると、ALTR−１
からALTR−２即ち、レジスタ２−１から２−
２に接続を切り換える。即ち、レジスタ２−１の
パリテイ・チエツチ結果により自動的に切り換え
が行われることとなる。

第６図は第３図実施例を用いた本発明のタイム
チヤート図である。但しＪ＝“１”、Ｋ＝“１”の
場合、即ちエラーなしの場合を示す。図の点線は
パリテイ・チエツク信号CHAにエラー“１”を
発生した場合を示し、レジスタ２−１側にエラー
が発生すると出力信号CHAL−１或いはCHAL
−２が“１”となり、交替情報有信号VBを
“０”とする状態を示す。

第７図はレジスタ２−１即ちALTR−１信号
側にエラーを発生した場合に、第３図のフリツ
プ・フロツプ回路２２の出力信号Ｂが“１”を出
力し、ALTR−２に固定することを示すタイム
チヤートであり、図の点線は＊SALTR時、即ち
交替情報セツト後、ALTR−１信号側がエラー
を発生した場合を示し、上記と同じく信号Ｂが
“１”を持続する。

第８図はレジスタ２−２即ちALTR−２信号
に交替情報をセツトした後にALTR−１側がエ
ラーした場合を示し、Ａ信号の“１”なる区間に
あるセツト信号SALTRによりALTR−１信号が
１回発生し、その後のALTR−２信号が固定さ
れることを示す。

以上の第６図ないし第８図はタイムチヤート
は、ALTR−１側が種々なる条件にてエラーを
発生した場合を示しているがALTR−２側にて
エラーが発生しても上記ALTR−１側と何ら変
わることはないことは勿論である。

なお、第８図に示すALTR−１信号の１回の
み発生するのを防止するのには、第３図の実施例
に機能を追加し第９図回路の他の実施例を採用す
ればよい。第３図と同一箇所は同符号を用いる。
５０はアンド回路、５３ないし５６はNAND回
路、５１は遅延回路、５２はインバータ回路、５
７および５８はNAND回路である。

アンド回路５０は信号ＪとＫを入力され、両者
の信号が“１”“１”になるのを検出する動作を
なし、遅延回路５１に信号をおくる。何れかの信
号が変化し“０”となる遅延回路５１は受信信号
“０”を所定時間（ALTR−１或いはALTR−２
信号が正常に出力できるように）遅らせ“０”を
NAND回路５３と５５の一方に入力し、インバ
ータ回路５２を介して“１”をNAND回路５４
と５６の一方に入力する。

NAND回路５３と５５は一端入力が“０”で
あり、それぞれの出力は他端子の入力状態に関係
なく“１”を出力する。一方のNAND回路５４
と５６の一端入力は“１”であり、それぞれの出
力はＪ或いはＫ信号の“１”、“０”に従つて逆転
した関係の“０”、“１”を出力する。

前記のようにALTR−１信号側にエラーを発
生し、Ｊが“１”、Ｋが“０”であればNAND回
路５４と５６はそれぞれ“０”と“１”を出力す
ることとなる。従つて“１”、“０”の入力を受け
たNAND回路５７は“１”を、“１”、“１”の入
力を受けたNAND回路５８は“０”を出力する。
アンド回路２３は“１”とセツト信号SALTRに
よりALTR−２信号を出力し交替を完了する。

一方、アンド回路２４は“０”とセツト信号
SALTRを受信し、ALTR−１信号出力を禁止
し、前記の１回発生を防ぐのである。

以上の説明は一方のALTR−１信号について
然も信号が２個であると述べたが、本発明は
ALTR−２或いは信号数が多数であつても何ら
支障されることはなく同一効果が得られる。

以上の説明より明らかなように本発明は、交替
情報送出指示信号で複数のレジスタを制御し、レ
ジスタの情報状態を検知し、別のレジスタに交替
情報をセツトできる信頼性の高い交替ゲート制御
方式となり、本発明を不良メモリチツプの交替を
行う電子計算機システムに適用すれば運用上きわ
めて利点の多いものとなる。

【図面の簡単な説明】

第１図は本発明の交替切換回路の配置を示すブ
ロツク図、第２図は本発明の交替情報を保持する
レジスタ２−１の回路図、第３図は交替切換回路
の一実施例のブロツク図、第４図は交替切換回路
の他の実施例のブロツク図、第５図は第３図の制
御回路の一実施例のブロツク図、第６図、第７
図、第８図はタイム・チヤート、第９図は交替切
換回路の変形一実施例のブロツク図、第１０図は
本発明を説明するためのシステム構成ブロツク
図、第１１図は従来のシステム構成を示すブロツ
ク図である。 図において、１は交替切換回路、２と２−１〜
２−ｎはレジスタ、１１はパリテイ・チエツク回
路、６０はCPU、６１は制御部、６２は主記憶
部、６３と６３−１〜６３−ｎは交替メモリチツ
プ、SALTRは交替情報送出指示信号を示す。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置（CPU）と主記憶装置（MS）
   間のアクセスを制御する制御部（MCU）とで構
   成されているシステムの記憶装置であつて、主記
   憶装置（MS）の不良部分に対応させて該不良部
   分をバツクアツプするための交替メモリと、前記
   不良部分を領域指定するとともに、前記中央処理
   装置（CPU）からの不良部分対応アドレスに対
   するアクセス要求を前記交替メモリへのアクセス
   に変換する交替切換回路を有する記憶装置におい
   て、 該交替切換回路に前記主記憶装置（MS）の不
   良領域と該領域を特定の交替メモリチツプに対応
   付けるための交替アドレスと交替ビツトとパリテ
   イとよりなる交替情報をセツトする交替情報レジ
   スタを交替メモリチツプに対応して複数個備える
   とともに、前記交替情報レジスタにはパリテイを
   付加した前記交替情報をセツト可能に構成して、
   当該交替メモリに対応する領域をアクセスした結
   果、情報又は当該交替情報レジスタのパリテイ情
   報からECC機能がエラーを検出した時に中央処
   理装置（CPU）から発行される交替情報送出指
   示信号を前記交替切換回路が受けた時、該信号に
   基づき現在選択されセツトされている主記憶装置
   （MS）の当該不良領域と当該交替メモリと対応
   付けしていた当該交替レジスタの交替情報をリセ
   ツトし、該情報に相当する情報を未使用の交替メ
   モリチツプに対応付けられている別の交替情報レ
   ジスタにセツトすることにより、バツクアツプす
   る交替情報レジスタと交替メモリチツプの組のさ
   しかえを可能としたことを特徴とする交替ゲ−ト
   制御方式。 ２ 前記交替情報レジスタのパリテイをチエツク
   するパリテイ・チエツク回路を前記制御部に設け
   たことを特徴とする特許請求の範囲第１項記載の
   交替ゲート制御方式。