JPS61125651A - エラ−報告処理方式 - Google Patents
エラ−報告処理方式Info
- Publication number
- JPS61125651A JPS61125651A JP59246845A JP24684584A JPS61125651A JP S61125651 A JPS61125651 A JP S61125651A JP 59246845 A JP59246845 A JP 59246845A JP 24684584 A JP24684584 A JP 24684584A JP S61125651 A JPS61125651 A JP S61125651A
- Authority
- JP
- Japan
- Prior art keywords
- error
- bit error
- register
- data transfer
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ａ）産業上の利用分野
本発明は、エラー報告処理方式に係り、特にメモリの１
ビットエラーがソフトエラーであるかまたはハードエラ
ーであるかの判定をデータ転送の終了時に行い、そのエ
ラーがハードエラーでありかつ発生したアドレスが過去
に発生していない時だけ、ハードエラーを報告するよう
にしたエラー報告処理方式に関する。
ビットエラーがソフトエラーであるかまたはハードエラ
ーであるかの判定をデータ転送の終了時に行い、そのエ
ラーがハードエラーでありかつ発生したアドレスが過去
に発生していない時だけ、ハードエラーを報告するよう
にしたエラー報告処理方式に関する。
（Ｂ）従来の技術と発明が解決しようとする問題点従来
、メモリへのおよび／またはからのデータを転送するデ
ータ転送処理装置においては、メモリに１ビットエラー
が発生した場合、メモリには通常ｌビットエラー訂正機
能が備わっているために何ら異常報告を行わないのが普
通であった。しかし当該１ビットエラーがハードエラー
である時は、それが２ビ７トエラーに発展する可能性が
大きいため無視することは必ずしも好ましいことではな
かった。特に最近、半導体ディスクが開発されるように
なり、上記の問題を無視することができなくなりつつあ
る。
、メモリへのおよび／またはからのデータを転送するデ
ータ転送処理装置においては、メモリに１ビットエラー
が発生した場合、メモリには通常ｌビットエラー訂正機
能が備わっているために何ら異常報告を行わないのが普
通であった。しかし当該１ビットエラーがハードエラー
である時は、それが２ビ７トエラーに発展する可能性が
大きいため無視することは必ずしも好ましいことではな
かった。特に最近、半導体ディスクが開発されるように
なり、上記の問題を無視することができなくなりつつあ
る。
（Ｃ）問題点を解決するための手段
本発明は、メモリの障害のうちでハードエラーに関する
障害、即ち素子が固定的に故障している障害の場合に積
極的にエラー報告をおこなわせるようにするステータス
を用意し、複数ビットのエラーに発展する可能性を少な
くするようにしている。そしてそのため２本発明のエラ
ー報告処理方式ＥＣＣによるエラー訂正コードをもつメ
モリへのおよび／または当該メモリからのデータを転送
するデータ転送処理装置において、データ転送中の１ビ
ットエラーを検出する手段と、前記データ転送中の１ビ
ットエラーの発生したアドレスを保持するレジスタと、
複数の１ビットエラーアドレスを格納できる記憶領域と
、前記１ビットエラーの発生したデータ転送の終了ステ
ータス報告を保留する手段とを備え、前記１ビットエラ
ーがハードエラーであるかソフトエラーであるかの判定
を行い、ハードエラーの時に、前記１ビットエラーの発
生したアドレスを保持するレジスタの値が前記複数の１
ビットエラーアドレスを格納できる記憶領域内に存在す
れば、データ転送を正常終了させるステータスを用意し
、それが存在しないときは、前記レジスタの内容を複数
の１ビットエラーアドレスを格納できる記憶領域に格納
してデータ転送を異常終了させるステータスを用意し、
前記いずれかのステータスを使用して、前記保留してい
たデータ転送の終了ステータス報告を再開するようにし
たことを特徴としている。以下図面を参照しつつ説明す
る。
障害、即ち素子が固定的に故障している障害の場合に積
極的にエラー報告をおこなわせるようにするステータス
を用意し、複数ビットのエラーに発展する可能性を少な
くするようにしている。そしてそのため２本発明のエラ
ー報告処理方式ＥＣＣによるエラー訂正コードをもつメ
モリへのおよび／または当該メモリからのデータを転送
するデータ転送処理装置において、データ転送中の１ビ
ットエラーを検出する手段と、前記データ転送中の１ビ
ットエラーの発生したアドレスを保持するレジスタと、
複数の１ビットエラーアドレスを格納できる記憶領域と
、前記１ビットエラーの発生したデータ転送の終了ステ
ータス報告を保留する手段とを備え、前記１ビットエラ
ーがハードエラーであるかソフトエラーであるかの判定
を行い、ハードエラーの時に、前記１ビットエラーの発
生したアドレスを保持するレジスタの値が前記複数の１
ビットエラーアドレスを格納できる記憶領域内に存在す
れば、データ転送を正常終了させるステータスを用意し
、それが存在しないときは、前記レジスタの内容を複数
の１ビットエラーアドレスを格納できる記憶領域に格納
してデータ転送を異常終了させるステータスを用意し、
前記いずれかのステータスを使用して、前記保留してい
たデータ転送の終了ステータス報告を再開するようにし
たことを特徴としている。以下図面を参照しつつ説明す
る。
（Ｄ）実施例
図は本発明の一実施例要部構成を示す。通常半導体メモ
リの障害としてソフトエラーと呼ばれる障害とハードエ
ラーと呼ばれる障害とがある。ソフトエラーは５メモリ
内のあるビットが間歇的に反転するものであり再ライト
することによりなおる障害である。ハードエラーは、固
定的にあるビットが壊れているために再ライト等により
復旧しない障害である。それでこれらのエラーが発生し
たときの対策のためにメモリには、ＥＣＣを備え。
リの障害としてソフトエラーと呼ばれる障害とハードエ
ラーと呼ばれる障害とがある。ソフトエラーは５メモリ
内のあるビットが間歇的に反転するものであり再ライト
することによりなおる障害である。ハードエラーは、固
定的にあるビットが壊れているために再ライト等により
復旧しない障害である。それでこれらのエラーが発生し
たときの対策のためにメモリには、ＥＣＣを備え。
１ビットエラーの自動訂正を行うことが一般化している
。しかし、ＥＣＣによる１ビットエラーの自動訂正が行
われると正常な動作が得られるためにエラー報告を行わ
ないのが普通である。このためにハードエラーによる１
ビットエラーをエラー報告しないことになってしまって
いた。
。しかし、ＥＣＣによる１ビットエラーの自動訂正が行
われると正常な動作が得られるためにエラー報告を行わ
ないのが普通である。このためにハードエラーによる１
ビットエラーをエラー報告しないことになってしまって
いた。
そこで本発明では、メモリのハードエラーを見逃すこと
なくエラー報告するものである。本発明の実施例を図に
従って説明する。図は図示ＭＰＵ７の制御により動作す
るデータを転送するデータ転送処理装置を示している。
なくエラー報告するものである。本発明の実施例を図に
従って説明する。図は図示ＭＰＵ７の制御により動作す
るデータを転送するデータ転送処理装置を示している。
図示転送回路１にはＭＰＵ７の共通パスが入出力され、
ＭＰＵ７は転送回路１に対して、転送アドレス、転送数
、転送モードおよび転送の開始や終了等を指示すること
ができる。またＭＰＵ７は、転送回路１を通じてメモリ
３内の任意のアドレスのデータをリード又はライトする
ことができる。
ＭＰＵ７は転送回路１に対して、転送アドレス、転送数
、転送モードおよび転送の開始や終了等を指示すること
ができる。またＭＰＵ７は、転送回路１を通じてメモリ
３内の任意のアドレスのデータをリード又はライトする
ことができる。
ＭＰＵ７は、前記のような手段により転送の初期設定を
行い、メモリ３からのおよび／またはへのデータ転送を
開始させる。メモリ３からのデータ転送が開始されると
、メモリ３のデータはＥＣＣ回路２を通り転送回路１を
通って転送される。
行い、メモリ３からのおよび／またはへのデータ転送を
開始させる。メモリ３からのデータ転送が開始されると
、メモリ３のデータはＥＣＣ回路２を通り転送回路１を
通って転送される。
ＥＣＣ回路２をデータが通過中にエラー検出回路４がメ
モリの１ビットエラーを検出すると、エラー検出回路４
は、レジスタ５へその時のアドレスを格納することを指
示し、転送回路ｌにエラーの発生を通知する。転送回路
１は、エラー検出回路４からの１ビットエラー発生通知
を受けても、転送を最後まで続ける。むろんデータは、
ＥＣＣ回路２により訂正されているため、正常なもので
ある。転送回路ｌは、この状態で転送を最後まで続け、
最終データの転送を終了する。従来はこれに続いて終了
ステータスを報告して転送を終了していた。しかし本発
明では、以下のように動作する。
モリの１ビットエラーを検出すると、エラー検出回路４
は、レジスタ５へその時のアドレスを格納することを指
示し、転送回路ｌにエラーの発生を通知する。転送回路
１は、エラー検出回路４からの１ビットエラー発生通知
を受けても、転送を最後まで続ける。むろんデータは、
ＥＣＣ回路２により訂正されているため、正常なもので
ある。転送回路ｌは、この状態で転送を最後まで続け、
最終データの転送を終了する。従来はこれに続いて終了
ステータスを報告して転送を終了していた。しかし本発
明では、以下のように動作する。
即ち。
転送回路ｌは、最終データの転送が終了したときに１ビ
フト工ラー発生通知を受けていると２ＭＰＵ７に割り込
みを行う、ＭＰＵ７は２割り込みを受けつけ、転送回路
１からの１ビットエラー発生の割り込みであることを知
る。ＭＰＵ７は、１ビットエラーが転送中に発生したこ
とを知ると。
フト工ラー発生通知を受けていると２ＭＰＵ７に割り込
みを行う、ＭＰＵ７は２割り込みを受けつけ、転送回路
１からの１ビットエラー発生の割り込みであることを知
る。ＭＰＵ７は、１ビットエラーが転送中に発生したこ
とを知ると。
レジスタ５の内容を転送回路１内のアドレスレジスタヘ
セットする。レジスタ５の値は１ビットエラーの発生し
たアドレスであるので、このアドレスを使用して、ＭＰ
Ｕ７は、メモリ３のリードを実行し、リードしたデータ
（エラー訂正された正常なデータ）を同じアドレスにラ
イトすることを実行する。そしてさらに同じアドレスで
リードする。この時リードデータにメモリの１ビットエ
ラーが発生しなければＭＰＵ７はメモリの１ビットエラ
ーをソフトエラーであると判定しくソフトエラーは再ラ
イトで直る）データ転送を正常終了させるために正常終
了ステータスを転送回路１にセットして転送終了を指示
する。または前記１ビットエラーの判定動作でのライト
後のリードでメモリの１ビットエラーが発生するとＭＰ
Ｕ７は１ビットエラーをハードエラーであると判定する
。
セットする。レジスタ５の値は１ビットエラーの発生し
たアドレスであるので、このアドレスを使用して、ＭＰ
Ｕ７は、メモリ３のリードを実行し、リードしたデータ
（エラー訂正された正常なデータ）を同じアドレスにラ
イトすることを実行する。そしてさらに同じアドレスで
リードする。この時リードデータにメモリの１ビットエ
ラーが発生しなければＭＰＵ７はメモリの１ビットエラ
ーをソフトエラーであると判定しくソフトエラーは再ラ
イトで直る）データ転送を正常終了させるために正常終
了ステータスを転送回路１にセットして転送終了を指示
する。または前記１ビットエラーの判定動作でのライト
後のリードでメモリの１ビットエラーが発生するとＭＰ
Ｕ７は１ビットエラーをハードエラーであると判定する
。
このときＭＰＵ７は次にレジスタ５の内容がレジスタフ
ァイル６の中に既に存在しているかどうか判定する。レ
ジスタファイル６は、複数個の１ビットエラーの発生し
たアドレスを格納できるように構成されている。ここで
レジスタ５の内容すなわち１ビットエラーの発生したア
ドレスがレジスタファイル６の中に存在すれば、この１
ビットエラーは以前のデータ転送で発生したエラーと同
一であると判定し、ＭＰＵ７は前記ソフトエラ一時の処
理と同様にしてデータ転送を正常終了させる。レジスタ
５の内容がレジスタファイル６の中に存在しないときに
は、ＭＰＵ７は、このエラーが最初のエラーであると判
定し、このアドレスをレジスタファイル６へ登録し、そ
の後、データ転送を異常終了させるために異常終了ステ
ータスを転送回路１にセットして転送終了を指示する。
ァイル６の中に既に存在しているかどうか判定する。レ
ジスタファイル６は、複数個の１ビットエラーの発生し
たアドレスを格納できるように構成されている。ここで
レジスタ５の内容すなわち１ビットエラーの発生したア
ドレスがレジスタファイル６の中に存在すれば、この１
ビットエラーは以前のデータ転送で発生したエラーと同
一であると判定し、ＭＰＵ７は前記ソフトエラ一時の処
理と同様にしてデータ転送を正常終了させる。レジスタ
５の内容がレジスタファイル６の中に存在しないときに
は、ＭＰＵ７は、このエラーが最初のエラーであると判
定し、このアドレスをレジスタファイル６へ登録し、そ
の後、データ転送を異常終了させるために異常終了ステ
ータスを転送回路１にセットして転送終了を指示する。
（Ｅ）発明の詳細
な説明した如く１本発明によれば９例えば半導体ディス
ク・メモリの如く記憶容量が膨大なメモリ装置において
、ハードエラーが生じていたアドレスをデータ自体は正
常に訂正されているに拘わらず、異常終了ステータスを
もって転送終了を指示するようにしている。このために
ハードエラーが生じているアドレスの個数の管理などを
積極的に行うことができる。また構成上においても。
ク・メモリの如く記憶容量が膨大なメモリ装置において
、ハードエラーが生じていたアドレスをデータ自体は正
常に訂正されているに拘わらず、異常終了ステータスを
もって転送終了を指示するようにしている。このために
ハードエラーが生じているアドレスの個数の管理などを
積極的に行うことができる。また構成上においても。
レジスタ・ファイルなどの記憶領域をもうけると共に、
既に１ビットエラーを生じたことがあるか否かをチェッ
クするだけで足り、既存の装置に多少の機能を付加する
だけでそのまま利用できる利点をもっている。
既に１ビットエラーを生じたことがあるか否かをチェッ
クするだけで足り、既存の装置に多少の機能を付加する
だけでそのまま利用できる利点をもっている。
図は本発明の１実施例構成を示す。
図中、ｌは転送回路、２はＥＣＣ回路、３はメモリ、４
はエラー検出回路、５はレジスタ、６はレジスタファイ
ル、７はマイクロ・プロセッサ（ＭＰＵ）を表す。
はエラー検出回路、５はレジスタ、６はレジスタファイ
ル、７はマイクロ・プロセッサ（ＭＰＵ）を表す。
Claims (1)
- ＥＣＣによるエラー訂正コードをもつメモリへのおよび
／または当該メモリからのデータを転送するデータ転送
処理装置において、データ転送中の１ビットエラーを検
出する手段と、前記データ転送中の１ビットエラーの発
生したアドレスを保持するレジスタと、複数の１ビット
エラーアドレスを格納できる記憶領域と、前記１ビット
エラーの発生したデータ転送の終了ステータス報告を保
留する手段とを備え、前記１ビットエラーがハードエラ
ーであるかソフトエラーであるかの判定を行い、ハード
エラーの時に、前記１ビットエラーの発生したアドレス
を保持するレジスタの値が前記複数の１ビットエラーア
ドレスを格納できる記憶領域内に存在すれば、データ転
送を正常終了させるステータスを用意し、それが存在し
ないときは、前記レジスタの内容を複数の１ビットエラ
ーアドレスを格納できる記憶領域に格納してデータ転送
を異常終了させるステータスを用意し、前記いずれかの
ステータスを使用して、前記保留していたデータ転送の
終了ステータス報告を再開するようにしたことを特徴と
するエラー報告処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246845A JPS61125651A (ja) | 1984-11-21 | 1984-11-21 | エラ−報告処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246845A JPS61125651A (ja) | 1984-11-21 | 1984-11-21 | エラ−報告処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125651A true JPS61125651A (ja) | 1986-06-13 |
Family
ID=17154560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246845A Pending JPS61125651A (ja) | 1984-11-21 | 1984-11-21 | エラ−報告処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125651A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
| JP2012146111A (ja) * | 2011-01-12 | 2012-08-02 | Nec Corp | 情報処理装置 |
| JP2013127820A (ja) * | 2007-12-14 | 2013-06-27 | Toshiba Corp | 制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176599A (en) * | 1981-04-21 | 1982-10-29 | Nec Corp | Error report circuit |
-
1984
- 1984-11-21 JP JP59246845A patent/JPS61125651A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176599A (en) * | 1981-04-21 | 1982-10-29 | Nec Corp | Error report circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013127820A (ja) * | 2007-12-14 | 2013-06-27 | Toshiba Corp | 制御装置 |
| JP2011113404A (ja) * | 2009-11-27 | 2011-06-09 | Fujitsu Ltd | バッファメモリ装置、及び、バッファリング方法 |
| JP2012146111A (ja) * | 2011-01-12 | 2012-08-02 | Nec Corp | 情報処理装置 |
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