RU1777143C - Устройство управлени динамической пам тью - Google Patents
Устройство управлени динамической пам тьюInfo
- Publication number
- RU1777143C RU1777143C SU904807307A SU4807307A RU1777143C RU 1777143 C RU1777143 C RU 1777143C SU 904807307 A SU904807307 A SU 904807307A SU 4807307 A SU4807307 A SU 4807307A RU 1777143 C RU1777143 C RU 1777143C
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- information
- bit
- control bits
- Prior art date
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Изобретение относитс к вычислительной технике, в частности к устройствам управлени оперативными запоминающими устройствами динамического типа. Цель изобретени - повышение достоверности функционировани . Устройство содержит генератор синхроимпульсов, делитель частоты , блок управлени обращением к пам ти , схему ИЛИ, счетчик адреса, мультиплексор, блок исправлени ошибок. Устройство позвол ет исправл ть одиночные и обнаруживать многократные ошибки при записи информации в пам ть. 6 ил.
Description
Изобретение относитс к вычислительной технике, может быть использовано дл управлени пам тью динамического типа.
Известно устройство управлени динамической пам тью, содержащее генератор синхроимпульсов, делитель частоты, блок управлени регенерацией, блок управлени обращением к пам ти, элемент ИЛИ, счетчик адреса, мультиплексор, причем выход генератора синхроимпульсов подключен ко входу делител частоты, третьему входу блока управлени регенерацией и к первому входу блока управлени обращением к пам ти , первый, второй, третий информацион- ные входы и выход мультиплексора подключены, соответственно, к выходу счетчика адреса, входу адреса строки, входу адреса столбца и к выходу устройства, первый выход блока управлени регенерацией подключен к входу/выходу признака зан тости магистрали устройства и к первому входу блока управлени регенерацией, второй вход которого подключен к выходу делител
частоты, второй и третий входы, первый, второй и третий выходы блока управлени обращением к пам ти подключены, соответственно , ко входам режимов записи и чтени устройства, первому входу элемента ИЛИ, первому управл ющему входу мультиплексора , выходу выбора адреса столбца устройства , второй выход блока управлени регенерацией подключен к выходу последовательного приоритета устройства, третий выход блока управлени регенерацией подключен к счетному входу счетчика адреса и ко второму входу элемента ИЛИ, выход которого подключен ко второму управл ющему входу мультиплексора и к выходу выбора адреса строки устройства.
Известное устройство при наличии помех обеспечивает недостаточную достоверность записанной в пам ть информации. При использовании известного устройства, например, дл управлени буферной пам тью в транспортной станции локальной вычислительной сети, в которой информа (Л
С
ци из абонентской ЭВМ и из моноканала записываетс дл обработки и формировани массивов в буферную пам ть, по вление ошибок при записи приводит к невосстанавливаемым конфликтным ситуаци м в реализации транспортного протокола .
Целью изобретени вл етс повышение достоверности функционировани .
С этой целью в устройство управлени динамической пам тью введен блок исправлени ошибок, причем первый и второй син- хровходы блока исправлени ошибок подключены, соответственно, к выходу синхронизации приема информации и к выходу синхронизации выдачи информации блока управлени обращением к пам ти, информационный вход и информационный выход блока исправлени ошибок подключены, соответственно , к информационным входу и выходу устройства, выход индикации неустранимой ошибки блока исправлени ошибок исключен к выходу индикации ошибки устройства, причем блок исправлени ошибок содержит регистр, узел контрол четности , схему сравнени , дешифратор и два коммутатора, причем М разр дов информационного входа блока исправлени ошибок подключены к входу узла контрол четности , М разр дам информационного входа регистра, М разр дам первого входа схемы сравнени и М разр дам информационного входа первого коммутатора, где М - разр дность информации, К-й разр д выхода регистра подключен к К-м разр дам второго входа схемы сравнени и второго коммутатора , М+1-й выход регистра подключен к М+1-м разр дам второго входа схемы сравнени и второго коммутатора, М+1-й разр д информационного входа блока исправлени ошибок подключен к М+2-му разр ду второго входа схемы сравнени и М+1-м разр дам информационных входов первого коммутатора и регистра, М+2-й выход регистра подключен к М+1-му разр ду первого входа схемы сравнени , М+2-й разр д информационного входа регистра подключен к выходу узла контрол четности и соединен с М+2-м разр дом первого входа схемы сравнени , выход схемы сравнени подключен к информационному входу дешифратора , первый, второй и третий выходы которого подключены, соответственно, к выходу индикации неустранимой ошибки блока исправлени ошибок, стробирующим входам первого и второго коммутаторов, выходы которых подключены к информационному выходу блока исправлени ошибок, первый и второй синхровходы блока исправлени ошибок подключены, соответственно , к синхровходу регистра и стробиру- ющему входу дешифратора.
На фиг. 1 приведена структурна схема устройства; на фиг. 2 -функциональна схема блока исправлени ошибок: на фиг. 3 - функциональна схема блока управлени регенерацией; на фиг. 4 - функциональна схема блока управлени обращением к пам ти; на фиг. 5 - временна диаграмма ра0 боты устройства в цикле регенерации; на фиг. 6 - временна диаграмма работы устройства в циклах записи и чтени .
Устройство содержит генератор синхроимпульсов 1, подключенный ко входу де5 лител частоты 2, к третьему входу блока управлени регенерацией 3 и к первому входу блока управлени обращением к пам ти 4, второй и третий входы которого вл ютс входами записи и чтени устройства, пер0 вый выход подключен к первому входу схемы ИЛИ 5, второй вход которой, а также вход счетчика адреса 6, подключены к третьему выходу блока управлени регенерацией 3, второй выход которого вл етс выходом
5 последовательного приоритета устройства, а первый подключен к первому входу блока управлени регенерацией 3 и вл етс входом-выходом признака зан тости магистрали устройства, выход схемы ИЛИ 5 вл етс
0 выходом выбора адреса строки устройства и подключен ко второму управл ющему входу мультиплексора 7, первый управл ющий вход которого подключен ко второму выходу блока управлени обращением к пам ти 4,
5 третий выход которого вл етс выходом выбора адреса столбца устройства, четвертый - выходом управлени записью устройства , а выход синхронизации приема и выход синхронизации выдачи информации,
0 соответственно, - к первому и второму син- хровходам блока исправлени ошибок 8, ин- формационный вход и информационный выход блока исправлени ошибок подключены к информационному входу и информа5 ционному выходу устройства, выход индикации неустранимой ошибки блока исправлени ошибок 8 подключен к выходу индикации ошибки устройства, выход делител частоты 2 подключен ко второму входу
0 блока управлени регенерацией 3, первый, второй, третий информационные входы и выход мультиплексора 7 подключены, соответственно , к выходу счетчика адреса б, входу адреса строки, входу адреса столбца и к
5 выходу устройства.
Блок исправлени ошибок 8 содержит регистр 9, узел контрол четности 10, схему сравнени 11, дешифратор 12 и два коммутатора , причем М разр дов информационного входа блока исправлени ошибок 8
подключены ко входу узла контрол четности 10. М разр дам информационного входа регистра 9, М разр дам первого входа схемы сравнени 11 и М разр дам информационного Влода первого коммутатора 13, где М - разр дность информации, К-й разр д выхода регистра 9 подключен к К-м разр дам второго входа схемы сравнени 11 и второго коммутатора 14, М+1-й выход регистра 9 подключен к М+1-м разр дам второго входа схемы сравнени 11 и второго коммутатора 14, М+1-й разр д информационного входа блока исправлени ошибок 8 подключен к М+2-му разр ду второго входа схемы сравнени 11 и М+1-м разр дам информационных входов первого коммутатора 13 и регистра 9. М+2-й выход регистра 9 подключен к М+1-му разр ду первого входа схемы сравнени 11, М+2-й разр д информационного входа регистра 9 подключен к выходу узла контрол четности 10 и соединен с М+2-м разр дом первого входа схемы сравнени 11, выход схемы сравнени 11 подключен к информационному входу дешифратора 12, первый, второй и третий выходы которого подключены, соответственно , к выходу индикации неустранимой ошибки блока исправлени ошибок 8, стро- бирующим входам первого 13 и второго 14 коммутаторов, выходы которых подключены к информационному выходу блока исправлени ошибок 8, первый и второй синхровходы блока исправлени ошибок 8 подключены, соответственно, к синхровхо- ду регистра 9 и стробирующему входу дешифратора 12.
Схема сравнени 11 (фиг. 2) содержит М+2 схемы ИСКЛЮЧАЮЩЕЕ ИЛИ 151...15к, 15к+1.15к+2. схему И-НЕ 16, причем выходы схем 15i...15K подключены ко входам схемы l/l-HE 16, а выходы схем . 15к+2 16 подключены ко входам дешифратора 12.
Дешифратор 12 (фиг. 2) содержит дешифратор 3x8 17 и три схемы И 18, 19. 20.
Блок управлени регенерацией 3 (фиг. 3) содержит R-S-триггер 21, первый 22 и второй 23 D-триггеры, схему И-НЕ 24, инвертор 25, резистор 26. Блок 3 может в общем случае содержать схему И 27 (на фиг, 3 выделена штриховой линией).
Блок управлени обращением к пам ти 4 (фиг. 4) содержит первый 28, второй 29, трети 30 D-триггеры, первую 31, вторую 32 и третью 33 схемы И-НЕ, первый 34 и второй 35 инверторы.
Устройство работает следующим образом .
Делитель частоты 2 определ ет временные циклы регенерации путем делени поступающей на его вход тактовой частот;- BCLK с генератора синхроимпульсов 1 на посто нный коэффициент. Этот коэффициент определ етс типом пам ти и частотой 5 генератора синхроимпульсов 1. Сигнал с делител частоты 22, вл ющийс запросом на регенерацию, поступает на второй вход блока управлени регенерацией 3. которым вл етс S-вход триггера 21 (фиг. 3). Триггер
0 21 устанавливаетс в состо ние логической единицы, котора поступает на вход элемента 24 И-НЕ.
Если сигнал BUSY, поступающий на один из входов элемента И-НЕ 24, находит5 с в состо нии логической единицы, то это означает, что магистраль свободна.
Каждое активное устройство, работающее с динамической пам тью, имеет свой сигнал BUSY. Эги сигналы, как правило,
0 формируютс элементом с открытым коллектором . Таким элементом в устройстве вл етс элемент НЕ 25. Сигнал BUCY, сформированный а помощью резистора 26, объедин етс с сигналами BUSY всех дру5 гих активных устройств. В случае, если сигнал находитс в состо нии логической единицы и установлен в логическую единицу триггер 21, на информационный вход триггера 22 подаетс потенциал логическо0 го нул , который по переднему фронту сигнала с выхода генератора 1 устанавливает триггер 22 в состо ние логического нул , что приводит к сбросу триггера 21 в состо ние логического нул . На инверсном выходе
5 триггера 21 вырабатываетс импульс, который вл етс выходным сигналом последовательного приоритета дл организации механизма синхронизации в работе активных устройств на магистрали. Входной сиг0 нал последовательного приоритета в устройстве отсутствует, так как оно имеет наивысший приоритет. Иначе этот сигнал должен быть заведен на элемент 24 И-НЕ, который в этом случае должен быть трехвы5 водным, а выходной сигнал последовательного приоритета снимаетс с выхода введенного элемента И 27, на входе которого подаютс сигнал с инверсного выхода триггера 21 и выходной сигнал последова0 тельного приоритета BPRN. Установка триггера 22 в состо ние логического нул приводит к сн тию сигнала BUSY и, таким образом, следующий передний фронт синхроимпульса генератора 1 возвратит триггер
5 22 в состо ние логической единицы, а триггер 23 установит в состо ние логической единицы благодар св зи инверсного выхода триггера 22 с информационным входом триггера 23. Длительность сигнала RAS, снимаемого с выхода триггера 23, также
равна длительности одного периода синхроимпульса генератора 1 (фиг, 5).
Рабочий цикл начинаетс в случае по влени на входе устройства одного из сигналов: записи (MWTC) или чтени (MRDS) (фиг. 6). В этом случае снимаетс сигнал со входов установки о ноль триггеров 28, 30, блокирующий эти триггеры. Первый передний фронтсинхроимпульса генератора 1 установит триггер 28, вырабатывающий сигнал RAS в состо ние логической единицы. Благодар обратной св зи с выходов триггеров 28, 30, осуществл емой через элемент И- НЕ 32 на вход триггера 28, длительность сигнала RAS, снимаемого с инверсного выхода триггера 28, составл ет 2 периода синхроимпульсов генератора 1, Сигнал с пр мого выхода триггера 28 поступает на вход записи регистра 9 (фиг. 2) блока исправлени ошибок 8. Сигнал управлени пам тью CAS начинает вырабатыватьс по заднему фронту синхроимпульсов генератора 1 через 0,5 периода после установки в состо ние логической единицы триггера 28, снимающего блокировку с установочного входа триггера 29; а снимаетс сигнал CAS одновременно с сигналом RAS. Таким образом , длительность сигнала CAS составл ет 1,5 периода синхроимпульсов генератора 1 (фиг. 6). Сигнал записи в пам ть WE формируетс элементом И-НЕ 33. Так как триггер 30 установитс через один период после установки триггера 28 благодар св зи с пр мого выхода триггера 28 на D-вход триггера 30, то длительность сигнала записи в пам ть WE составл ет один период частоты генератора 1 (при длительности сигналов записи MWTC и чтени MRDS, равной трем периодам частоты генератора 1).
Блок исправлени ошибок 8 работает следующим образом (фиг. 2). Информаци с шины данных магистрали, состо ща из М информационных разр дов и (М+1)-го контрольного разр да, а также (М+2)-й контрольный разр д, сформированный на схеме контрол четности 10, записываютс в регистр 9 по сигналу с ьыхода синхронизации приема информации блока управлени обращением к пам ти 4. Через один период частоты генератора 1 по сигналу с выхода синхронизации выдачи информации блока управлени обращением к пам ти 4 разрешаетс работа дешифратора 12. На входы дешифратора 12 подаетс три разр да с блока сравнени 11, первый из-которых вл етс результатом сравнени (М+1)-го и (М+2)-го контрольных разр дов, второй - результатом сравнени М информационных разр дов, третий - результатом сравнени (М+1) и (М+2) контрольных разр дов, зафик-
сированных в регистре 9. В результате сравнени могут возникнуть восемь различных результатов, соответствующих восьми выходам дешифратора 17. Описание возможных ситуаций и выполн ема дешифратором 12 функци приведены в таблице.
Таким образом, в результате введени блока исправлени ошибок 8, не уменьша
0 быстродействи устройства, увеличиваетс достоверность записываемой в пам ть информации . Это достигаетс разнесением во времени моментов предварительной фиксации информации, включающей контроль5 ные разр ды, и сравнени информации, наход щейс на шине данных по истечение некоторого времени и той, котора зафиксирована предварительно. Все эти операции, а также анализ результатов сравнени и
0 прин тие решени по записи информации осуществл ет блок исправлени ошибок 8, управл емый сигналами блока управлени обращением к пам ти 4. На фиг. 2 приведен пример блока сравнени 11, выполненный
5 дл случа передачи по шине пр мых и инверсных кодов, что должно быть обеспечено устройством - источником информации (фиг. 6). Если источник информации не обеспечивает переключение информации с ин0 версной на пр мую или наоборот в течение действи сигнала записи MWTC, то схема сравнени 11 должна быть выполнена обычным способом, например, на микросхемах 155СП1. Соответственно передатчики 13 и
5 14 выполн ютс с инверсией или без нее.
Применение предложенного устройства повышает достоверность функционировани устройства, не уменьша быстродействи , что позвол ет значительно
Claims (2)
- 0 повысить эффективность работы устройств, использующих динамическую пам ть, например , транспортных станций ЛВС. Формула изобретени 1. Устройство управлени динамиче5 ской пам тью по аат. св. № 1115121, отличающеес тем, что, с целью повышени достоверности функционировани , в него введен блок исправлени ошибок, причем первый и второй синхровходы блока исп0 равлени ошибок подключены соответственно к выходу синхронизации приема информации и к выходу синхронизации выдачи информации блока управлени обращением к пам ти, информационные вход и5 выход блока исправлени ошибок подключен соответственно к информационному входу и выходу устройства, выход индикации неустранимой ошибки блока исправлени ошибок подключен к выходу индикации ошибки устройства.
- 2. Устройство по п.1. о т л и ч а ю щ е е- с тем. что блок исправлени ошибок содержит регистр, узел контрол четности, схему сравнени , дешифратор и два коммутатора , причем М разр дов информационного входа блока подключены к входу узла контрол четности, М разр дам информационного входа регистра, М разр дам первого входа схемы сравнени и М разр дам информационного входа первого коммутатора (где М - разр дность информации ), К-й разр д выхода регистра подключен к К-м разр дам второго входа схемы сравнени и второго коммутатора (, М+1), (М+1)-й разр д информационного входа блока подключен к (М+2)-му разр ду второго входа схемы сравнени и (М+1)-м разр дам информационных входов первого коммутатора и регистра. (1И+2)- й выход регистра подключен к (М+ 1)-му разр ду первого входа схемы сравнени , (М+2)-й разр д информационного входа регистра подключен к выходу узла контрол четности и соединен с (М+2)-м разр дом первого входа схемы сравнени , выход схемы сравнени подключен к информационному входу дешифратора, первый, второй итретий выходы которого подключены соответственно к выходу индикации неустранимой ошибки блока, стробирующим входам первого и второго коммутаторов, выходы которых подключены к информационному входу блока, первый и второй синхровходы блока подключены соответственно к синх- ровходу регистра и стробирующему входу дешифратора.Выход дешифратора 17Описание событиСовпала информаци , совпали вторые контрольные разр ды, первые контрольные разр ды не совпалиСовпали вторые контрольные разр ды , не совпала информаци и первые контрольные разр дыНе совпала информаци , первые и вторые контрольные разр дыСовпали первые и вторые контрольные разр ды, не совпала информациСовпала информаци , не совпали первые и вторые контрольные разр дыСовпала информаци , первые и вторые контрольные разр дыСовпала информаци , первые контрольные разр ды, не совпали вторые контрольные разр дыСовпали первые контрольные разр ды , не совпала информаци и вторые контрольные разр дыВыполн ема функциПодключение к пам ти передатчика 13Подключение к пам ти передатчика 13Индикаци ошибкиИндикаци ошибкиИндикаци ошибкиПодключение к пам ти передатчика 14Подключение к пам ти передатчика 14Подключение к пам ти передатчика 14JMJBUK:21,I1L Q(ID34iгзe«/f/. 795Г+кп.23.5,6BPKQ.b/TeCr.54ЈhfX5SТ с30&WEfan. 6миге,kf. Јх Л. ЈPut 5зт«-I-.W//////////
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904807307A RU1777143C (ru) | 1990-03-28 | 1990-03-28 | Устройство управлени динамической пам тью |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904807307A RU1777143C (ru) | 1990-03-28 | 1990-03-28 | Устройство управлени динамической пам тью |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1115121 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
RU1777143C true RU1777143C (ru) | 1992-11-23 |
Family
ID=21504522
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904807307A RU1777143C (ru) | 1990-03-28 | 1990-03-28 | Устройство управлени динамической пам тью |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU1777143C (ru) |
-
1990
- 1990-03-28 RU SU904807307A patent/RU1777143C/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1115121, кл. G 06 F 12/16, 1988. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4470112A (en) | Circuitry for allocating access to a demand-shared bus | |
US4611336A (en) | Frame synchronization for distributed framing pattern in electronic communication systems | |
US5818886A (en) | Pulse synchronizing module | |
US4843263A (en) | Clock timing controller for a plurality of LSI chips | |
US4160154A (en) | High speed multiple event timer | |
RU1777143C (ru) | Устройство управлени динамической пам тью | |
EP0225512B1 (en) | Digital free-running clock synchronizer | |
EP0628913A1 (en) | Interrupt signal detection circuit | |
US3996523A (en) | Data word start detector | |
JP2625249B2 (ja) | フレーム検出回路 | |
SU1666970A1 (ru) | Дискретное фазосдвигающее устройство | |
SU1383374A1 (ru) | Устройство дл контрол интерфейса ввода-вывода | |
SU1251174A1 (ru) | Устройство дл управлени оперативной динамической пам тью | |
SU766015A1 (ru) | Устройство дл распределени уровней | |
JP2617575B2 (ja) | データ速度変換回路 | |
SU1760631A1 (ru) | Кольцевой счетчик | |
US2902686A (en) | Signal apparatus | |
RU1798901C (ru) | Однотактный умножитель частоты | |
SU1269257A1 (ru) | Счетчик с последовательным переносом | |
SU1501156A1 (ru) | Устройство дл управлени динамической пам тью | |
SU1113790A1 (ru) | Устройство дл сопр жени электронной вычислительной машины с каналами св зи | |
SU809156A1 (ru) | Устройство дл последовательногоВыдЕлЕНи ЕдиНиц из п-РАзР дНОгОКОдА | |
SU1594548A1 (ru) | Устройство дл контрол обращений процессора к пам ти | |
JPS6324409A (ja) | パルスエッジ一致検出装置 | |
RU2028662C1 (ru) | Устройство для обнаружения конфликтов в локальной вычислительной сети |