JP2648430B2 - フレーム同期確立回路 - Google Patents
フレーム同期確立回路Info
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- JP2648430B2 JP2648430B2 JP5030860A JP3086093A JP2648430B2 JP 2648430 B2 JP2648430 B2 JP 2648430B2 JP 5030860 A JP5030860 A JP 5030860A JP 3086093 A JP3086093 A JP 3086093A JP 2648430 B2 JP2648430 B2 JP 2648430B2
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Description
【０００１】
【産業上の利用分野】本発明はデータ通信の回線終端装
置に搭載されるフレーム同期確立回路に関し、特に、フ
レームの同期パターンを確立する際の疑似同期を防ぐた
めのＭ同期パターンを監視するフレーム同期確立回路に
関する。
置に搭載されるフレーム同期確立回路に関し、特に、フ
レームの同期パターンを確立する際の疑似同期を防ぐた
めのＭ同期パターンを監視するフレーム同期確立回路に
関する。
【０００２】
【従来の技術】先ず、一般に、回線終端装置のフレーム
同期確立回路における同期パターンと同期の確立につい
て説明する。図３は長距離モード時の同期パターンと入
力データのマルチフレームを示す説明図である。図３に
おいて、長距離モードでデータ通信を行う際に、０．２
５ｍｓの間隔で繰り返す入力データのフレームの各先頭
にはＦ同期パターン（Ｆ0，Ｆ1）とＭ同期パターンが含
んでおり、同期パターン確立回路は、フレームのＦ同期
パターン（Ｆ0，Ｆ1）とＭ同期パターンを検出し同一で
あるか否かを判定してフレーム同期を確立させている。
同期確立回路における同期パターンと同期の確立につい
て説明する。図３は長距離モード時の同期パターンと入
力データのマルチフレームを示す説明図である。図３に
おいて、長距離モードでデータ通信を行う際に、０．２
５ｍｓの間隔で繰り返す入力データのフレームの各先頭
にはＦ同期パターン（Ｆ0，Ｆ1）とＭ同期パターンが含
んでおり、同期パターン確立回路は、フレームのＦ同期
パターン（Ｆ0，Ｆ1）とＭ同期パターンを検出し同一で
あるか否かを判定してフレーム同期を確立させている。
【０００３】また、図４は短距離モード時の同期パター
ンと入力データのマルチフレームを示す説明図である。
図４において、短距離モードでデータ通信を行う際に、
０．１２５ｍｓ毎に繰り返す入力データのフレームの各
先頭にはＦ同期パターンとＭ同期パターンが含んでお
り、同期パターン確立回路は、フレームのＦ同期パター
ンとＭ同期パターンを検出し同一であるか否かを判定し
てフレーム同期を確立させている。
ンと入力データのマルチフレームを示す説明図である。
図４において、短距離モードでデータ通信を行う際に、
０．１２５ｍｓ毎に繰り返す入力データのフレームの各
先頭にはＦ同期パターンとＭ同期パターンが含んでお
り、同期パターン確立回路は、フレームのＦ同期パター
ンとＭ同期パターンを検出し同一であるか否かを判定し
てフレーム同期を確立させている。
【０００４】図５は従来のフレーム同期確立回路の構成
を示すブロック図である。図５に示すように、従来の回
線終端装置のフレーム同期確立回路は、入力データとと
もに入力される同期パターンのＦ同期パターン（Ｆ0，
Ｆ1）とＭ同期パターンとを分け、Ｆ同期確立回路５１
でＦ同期パターン（Ｆ0，Ｆ1）を検出してでフレーム同
期を確立させ、その後、Ｍ同期確立回路５２でＭ同期パ
ターンを検出してフレーム同期を確立させるという２段
階の同期確立回路であった。例えば、長距離短距離モー
ドでいえば、Ｆ同期パターン（Ｆ0，Ｆ1）＝（１，
１），（１，０），（１，１），（１，０）・・・・の
パターンが８個続くとフレーム同期が確立し、続いて、
Ｍ＝０を検出してから、８番目のフレームのＭ＝０を検
出してマルチフレーム同期を確立させていた。
を示すブロック図である。図５に示すように、従来の回
線終端装置のフレーム同期確立回路は、入力データとと
もに入力される同期パターンのＦ同期パターン（Ｆ0，
Ｆ1）とＭ同期パターンとを分け、Ｆ同期確立回路５１
でＦ同期パターン（Ｆ0，Ｆ1）を検出してでフレーム同
期を確立させ、その後、Ｍ同期確立回路５２でＭ同期パ
ターンを検出してフレーム同期を確立させるという２段
階の同期確立回路であった。例えば、長距離短距離モー
ドでいえば、Ｆ同期パターン（Ｆ0，Ｆ1）＝（１，
１），（１，０），（１，１），（１，０）・・・・の
パターンが８個続くとフレーム同期が確立し、続いて、
Ｍ＝０を検出してから、８番目のフレームのＭ＝０を検
出してマルチフレーム同期を確立させていた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
回線終端装置のフレーム同期確立回路においては、例え
ば、図６に示す疑似同期パターンを含む入力データの一
例を示す説明図のように、入力データ中に０．２５ｍｓ
の間隔で（１，１），（１，０），（１，１），（１，
０）・・・・のようなＦ同期パターンと同じデータが含
まれていたとすると、これを同期パターンと見なし、同
期が確立することが起こる。従って、端末立ち上げ時、
又は、交換機の系切替え時に、まず、疑似Ｆ同期が確立
されると、次いで疑似Ｍ同期を待ち続けたり、疑似Ｍ同
期も確立しても、この疑似同期パターンにより回線が接
続されなかったり、データが破壊されるという問題が生
じていた。
回線終端装置のフレーム同期確立回路においては、例え
ば、図６に示す疑似同期パターンを含む入力データの一
例を示す説明図のように、入力データ中に０．２５ｍｓ
の間隔で（１，１），（１，０），（１，１），（１，
０）・・・・のようなＦ同期パターンと同じデータが含
まれていたとすると、これを同期パターンと見なし、同
期が確立することが起こる。従って、端末立ち上げ時、
又は、交換機の系切替え時に、まず、疑似Ｆ同期が確立
されると、次いで疑似Ｍ同期を待ち続けたり、疑似Ｍ同
期も確立しても、この疑似同期パターンにより回線が接
続されなかったり、データが破壊されるという問題が生
じていた。
【０００６】本発明は、以上の事情を考慮してなされた
ものであり、同期パターンのＦ同期パターンとＭ同期パ
ターンを同時に監視して正規の同期パターンでのみ同期
を確立させ、疑似同期パターンの確立を防止することが
できるフレーム同期確立回路を提供するものである。
ものであり、同期パターンのＦ同期パターンとＭ同期パ
ターンを同時に監視して正規の同期パターンでのみ同期
を確立させ、疑似同期パターンの確立を防止することが
できるフレーム同期確立回路を提供するものである。
【０００７】
【課題を解決するための手段】図１は本発明の構成を示
すブロック図である。図１において、本発明は、データ
通信の各フレームの先頭に含むＦ同期パターンとＭ同期
パターンからフレーム同期を確立するフレーム同期確立
回路において、入力データの各フレームからＦ同期パタ
ーンとＭ同期パターンの二つの同期パターンと一致する
同期ビットを検出しその同期ビットから同じフレーム間
隔でＭ同期ビットを順次読み取る同期ビット検出回路１
と、Ｍ同期ビットをカウントするとともに所定数を越え
るとリセットして同期ビット検出のタイミングを１ビッ
トシフトさせるリセット信号を出力するＭ同期ビットカ
ウンタ２と、Ｍ同期ビットカウンタ２のカウント動作を
停止するカウント停止回路３と、所定数のＭ同期ビット
の中に“０”があるか否か判定し、“０”があればカウ
ント停止回路３に停止信号を出力し、以後読み取られる
所定数のＭ同期ビットが正規のＭ同期パターンと一致す
るか否か判定し、一致すればフレーム同期確立信号を出
力するＭ同期ビット監視回路４を備えてなることを特徴
とする。
すブロック図である。図１において、本発明は、データ
通信の各フレームの先頭に含むＦ同期パターンとＭ同期
パターンからフレーム同期を確立するフレーム同期確立
回路において、入力データの各フレームからＦ同期パタ
ーンとＭ同期パターンの二つの同期パターンと一致する
同期ビットを検出しその同期ビットから同じフレーム間
隔でＭ同期ビットを順次読み取る同期ビット検出回路１
と、Ｍ同期ビットをカウントするとともに所定数を越え
るとリセットして同期ビット検出のタイミングを１ビッ
トシフトさせるリセット信号を出力するＭ同期ビットカ
ウンタ２と、Ｍ同期ビットカウンタ２のカウント動作を
停止するカウント停止回路３と、所定数のＭ同期ビット
の中に“０”があるか否か判定し、“０”があればカウ
ント停止回路３に停止信号を出力し、以後読み取られる
所定数のＭ同期ビットが正規のＭ同期パターンと一致す
るか否か判定し、一致すればフレーム同期確立信号を出
力するＭ同期ビット監視回路４を備えてなることを特徴
とする。
【０００８】前記Ｍ同期ビット監視回路４は、前記同期
ビット検出回路１からの所定数のＭ同期ビットの中に
“０”がない場合、あるいは“０”を判定した後の所定
数のＭ同期ビットが正規のＭ同期パターンと一致しない
場合に疑似同期と判定してリセット信号を出力するよう
に構成されることが好ましい。
ビット検出回路１からの所定数のＭ同期ビットの中に
“０”がない場合、あるいは“０”を判定した後の所定
数のＭ同期ビットが正規のＭ同期パターンと一致しない
場合に疑似同期と判定してリセット信号を出力するよう
に構成されることが好ましい。
【０００９】前記同期ビット検出回路１は、Ｍ同期ビッ
トを順次読み取り中に前記Ｍ同期ビットカウンタ２また
は前記Ｍ同期ビット監視回路４からのリセット信号を受
けた際に、Ｆ同期パターンとＭ同期パターンの二つの同
期パターンと一致する同期ビットの検出を１ビットシフ
トしたタイミングで順次検出するように構成されること
が好ましい。
トを順次読み取り中に前記Ｍ同期ビットカウンタ２また
は前記Ｍ同期ビット監視回路４からのリセット信号を受
けた際に、Ｆ同期パターンとＭ同期パターンの二つの同
期パターンと一致する同期ビットの検出を１ビットシフ
トしたタイミングで順次検出するように構成されること
が好ましい。
【００１０】前記カウント停止回路３は、Ｍ同期ビット
監視回路４からの停止信号によりＭ同期ビットカウンタ
２のカウント動作を停止させリセット信号の出力を停止
させるように構成されることが好ましい。
監視回路４からの停止信号によりＭ同期ビットカウンタ
２のカウント動作を停止させリセット信号の出力を停止
させるように構成されることが好ましい。
【００１１】長距離モードでデータ通信が行われる際
に、前記同期ビット検出回路１により入力データのフレ
ームから検出される初期の同期ビット（Ｆ0、Ｆ1、Ｍ）
は、（１、０、１）、または（１、１、１）、または
（１、１、０）の同期パターンであることが好ましい。
に、前記同期ビット検出回路１により入力データのフレ
ームから検出される初期の同期ビット（Ｆ0、Ｆ1、Ｍ）
は、（１、０、１）、または（１、１、１）、または
（１、１、０）の同期パターンであることが好ましい。
【００１２】なお、本発明において、データ通信の各フ
レームの先頭に含むＦ同期パターンとＭ同期パターンか
らフレーム同期を確立するフレーム同期確立回路におい
て、同期ビット検出回路１、Ｍ同期ビットカウンタ２、
カウント停止回路３、Ｍ同期ビット監視回路４としては
回線終端ＬＳＩに搭載されるフレーム同期確立回路とし
て構成される。この回線終端ＬＳＩはＴＴＬ、またはＣ
ＭＯＳ等のゲートアレイで構成されてもよい。また、回
線終端ＬＳＩはＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏポート
からなるマイクロコンピュータを用いてもよい。
レームの先頭に含むＦ同期パターンとＭ同期パターンか
らフレーム同期を確立するフレーム同期確立回路におい
て、同期ビット検出回路１、Ｍ同期ビットカウンタ２、
カウント停止回路３、Ｍ同期ビット監視回路４としては
回線終端ＬＳＩに搭載されるフレーム同期確立回路とし
て構成される。この回線終端ＬＳＩはＴＴＬ、またはＣ
ＭＯＳ等のゲートアレイで構成されてもよい。また、回
線終端ＬＳＩはＣＰＵ、ＲＯＭ、ＲＡＭ、Ｉ／Ｏポート
からなるマイクロコンピュータを用いてもよい。
【００１３】
【作用】本発明によれば、データ通信の各フレームの先
頭に含むＦ同期パターンとＭ同期パターンからフレーム
同期を確立するフレーム同期確立回路において、同期ビ
ット検出回路１が入力データの各フレームからＦ同期パ
ターンとＭ同期パターンの二つの同期パターンと一致す
る同期ビットを検出しその同期ビットから同じフレーム
間隔でＭ同期ビットを順次読み取ると、Ｍ同期ビットカ
ウンタ２はカウンタ停止回路３からカウント動作を停止
する停止信号が出力されるまで読み取られたＭ同期ビッ
トをカウントするとともに所定数を越えると疑似同期と
してリセット信号を出力し同期ビット検出回路１の読み
取りのタイミングを１ビットシフトさせる。また、Ｍ同
期ビット監視回路４は同期ビット検出回路１により同期
ビットが検出されてから所定数のＭ同期ビットの中に
“０”があるか否か判定し、“０”があればカウント停
止回路３に停止信号を出力しＭ同期ビットカウンタ２か
ら出力されるリセット信号を停止させ、以後読み取られ
る所定数のＭ同期ビットが正規のＭ同期パターンと一致
するか否か比較し、一致すればフレーム同期が確立した
と判定してフレーム同期確立信号を出力する。
頭に含むＦ同期パターンとＭ同期パターンからフレーム
同期を確立するフレーム同期確立回路において、同期ビ
ット検出回路１が入力データの各フレームからＦ同期パ
ターンとＭ同期パターンの二つの同期パターンと一致す
る同期ビットを検出しその同期ビットから同じフレーム
間隔でＭ同期ビットを順次読み取ると、Ｍ同期ビットカ
ウンタ２はカウンタ停止回路３からカウント動作を停止
する停止信号が出力されるまで読み取られたＭ同期ビッ
トをカウントするとともに所定数を越えると疑似同期と
してリセット信号を出力し同期ビット検出回路１の読み
取りのタイミングを１ビットシフトさせる。また、Ｍ同
期ビット監視回路４は同期ビット検出回路１により同期
ビットが検出されてから所定数のＭ同期ビットの中に
“０”があるか否か判定し、“０”があればカウント停
止回路３に停止信号を出力しＭ同期ビットカウンタ２か
ら出力されるリセット信号を停止させ、以後読み取られ
る所定数のＭ同期ビットが正規のＭ同期パターンと一致
するか否か比較し、一致すればフレーム同期が確立した
と判定してフレーム同期確立信号を出力する。
【００１４】前記Ｍ同期ビット監視回路４は、前記同期
ビット検出回路１からの所定数のＭ同期ビットの中に
“０”がない場合、あるいは“０”を判定した後の所定
数のＭ同期ビットが正規のＭ同期パターンと一致しない
場合に疑似同期と判定してリセット信号を出力するので
疑似同期を確立しない。
ビット検出回路１からの所定数のＭ同期ビットの中に
“０”がない場合、あるいは“０”を判定した後の所定
数のＭ同期ビットが正規のＭ同期パターンと一致しない
場合に疑似同期と判定してリセット信号を出力するので
疑似同期を確立しない。
【００１５】前記同期ビット検出回路１は、Ｍ同期ビッ
トを順次読み取り中に前記Ｍ同期ビットカウンタ２また
は前記Ｍ同期ビット監視回路４からのリセット信号を受
けた際に、Ｆ同期パターンとＭ同期パターンの二つの同
期パターンと一致する同期ビットの検出を１ビットシフ
トしたタイミングで順次検出するので同期が確立しない
場合順次同期ビットを検出することができる。
トを順次読み取り中に前記Ｍ同期ビットカウンタ２また
は前記Ｍ同期ビット監視回路４からのリセット信号を受
けた際に、Ｆ同期パターンとＭ同期パターンの二つの同
期パターンと一致する同期ビットの検出を１ビットシフ
トしたタイミングで順次検出するので同期が確立しない
場合順次同期ビットを検出することができる。
【００１６】前記カウント停止回路３は、Ｍ同期ビット
監視回路４からの停止信号によりＭ同期ビットカウンタ
２のカウント動作を停止させリセット信号の出力を停止
させるので、前記Ｍ同期ビット監視回路４は“０”を判
定した後の所定数のＭ同期ビットが正規のＭ同期パター
ンと一致するか否か判定することができる。
監視回路４からの停止信号によりＭ同期ビットカウンタ
２のカウント動作を停止させリセット信号の出力を停止
させるので、前記Ｍ同期ビット監視回路４は“０”を判
定した後の所定数のＭ同期ビットが正規のＭ同期パター
ンと一致するか否か判定することができる。
【００１７】長距離モードでデータ通信が行われる際
に、前記同期ビット検出回路１により入力データのフレ
ームから検出される初期の同期ビット（Ｆ0、Ｆ1、Ｍ）
は、（１、０、１）、または（１、１、１）、または
（１、１、０）の同期パターンであるので同期ビット検
出回路の構成が簡単になる。
に、前記同期ビット検出回路１により入力データのフレ
ームから検出される初期の同期ビット（Ｆ0、Ｆ1、Ｍ）
は、（１、０、１）、または（１、１、１）、または
（１、１、０）の同期パターンであるので同期ビット検
出回路の構成が簡単になる。
【００１８】
【実施例】以下図に示す実施例に基づいて本発明を詳細
する。なお、これによって本発明は限定されるものでな
い。
する。なお、これによって本発明は限定されるものでな
い。
【００１９】図２は本発明を回線終端ＬＳＩのフレーム
同期確立回路に適用した一実施例を示すブロック図であ
る。図２において、図１と同じ構成回路は同番号を付し
ている。１は同期ビット検出回路、２はＭ同期ビットカ
ウンタ、３はカウント停止回路、４はＭ同期ビット監視
回路、５はアンドゲート、６はオアゲートとしては回線
終端ＬＳＩに搭載されるフレーム同期確立回路として構
成される。
同期確立回路に適用した一実施例を示すブロック図であ
る。図２において、図１と同じ構成回路は同番号を付し
ている。１は同期ビット検出回路、２はＭ同期ビットカ
ウンタ、３はカウント停止回路、４はＭ同期ビット監視
回路、５はアンドゲート、６はオアゲートとしては回線
終端ＬＳＩに搭載されるフレーム同期確立回路として構
成される。
【００２０】同期ビット検出回路１は、長距離モードで
データ通信する際に、先ず、入力データの各フレームか
らＦ同期パターンとＭ同期パターンの二つの同期パター
ンと一致する初期の同期ビット（Ｆ0、Ｆ1、Ｍ）が
（１、０、１）、または（１、１、１）、または（１、
１、０）の同期パターンを検出する。この同期ビットが
検出されない場合はリセット信号を出力し同期ビットの
検出を１ビットシフトしたタイミングで順次検出する。
同期ビットが検出されるとその同期ビットから同じフレ
ーム間隔（０．２５ｍｓ）のタイミングでＭ同期ビット
を順次読み取る。
データ通信する際に、先ず、入力データの各フレームか
らＦ同期パターンとＭ同期パターンの二つの同期パター
ンと一致する初期の同期ビット（Ｆ0、Ｆ1、Ｍ）が
（１、０、１）、または（１、１、１）、または（１、
１、０）の同期パターンを検出する。この同期ビットが
検出されない場合はリセット信号を出力し同期ビットの
検出を１ビットシフトしたタイミングで順次検出する。
同期ビットが検出されるとその同期ビットから同じフレ
ーム間隔（０．２５ｍｓ）のタイミングでＭ同期ビット
を順次読み取る。
【００２１】Ｍ同期ビット監視回路４は、同期ビット検
出回路１により同期ビットが検出されてから読み取られ
る８個のＭ同期ビットの中に“０”があるか否か判定
し、“０”があればカウント停止回路３に停止信号（Ｍ
＝０）を出力し、“０”がない場合は検出された同期ビ
ット（Ｆ0、Ｆ1、Ｍ）が疑似同期ビットとしてリセット
信号を出力する。カウント停止回路３は、一時、停止信
号（Ｍ＝０）をラッチしてＭ同期ビットカウンタ２に接
続されているアンドゲート２ａに入力する。Ｍ同期ビッ
トカウンタ２は、入力された停止信号がＭ＝０のときは
アンドゲート５によりＭ同期ビットは入力されないので
カウント動作を停止する。従って、８個以上カウントす
ることがないのでリセット信号を出力しない。しし、停
止信号がＭ＝１のときはＭ同期ビットは順次カウントさ
れので８個カウント毎にリセット信号を出力する。
出回路１により同期ビットが検出されてから読み取られ
る８個のＭ同期ビットの中に“０”があるか否か判定
し、“０”があればカウント停止回路３に停止信号（Ｍ
＝０）を出力し、“０”がない場合は検出された同期ビ
ット（Ｆ0、Ｆ1、Ｍ）が疑似同期ビットとしてリセット
信号を出力する。カウント停止回路３は、一時、停止信
号（Ｍ＝０）をラッチしてＭ同期ビットカウンタ２に接
続されているアンドゲート２ａに入力する。Ｍ同期ビッ
トカウンタ２は、入力された停止信号がＭ＝０のときは
アンドゲート５によりＭ同期ビットは入力されないので
カウント動作を停止する。従って、８個以上カウントす
ることがないのでリセット信号を出力しない。しし、停
止信号がＭ＝１のときはＭ同期ビットは順次カウントさ
れので８個カウント毎にリセット信号を出力する。
【００２２】Ｍ同期ビット監視回路４は、カウント停止
回路３に停止信号（Ｍ＝０）を出力すると、さらに８個
のＭ同期ビットが正規のＭ同期パターン（１、１、１、
１、１、１、１、０）と一致するか否か判定し、一致す
ればフレーム同期確立信号を出力する。一致しない場合
は、疑似同期パターンとしてリセット信号を出力する。
同期ビット検出回路１、Ｍ同期ビットカウンタ２、Ｍ同
期ビット監視回路４から出力されるリセット信号がオア
ゲート６を介して各回路のリセット入力端子に入力され
ることによりリセットされ同期ビットの検出が１ビット
シフトしたタイミングで順次検出されフレーム同期が確
立するまで繰り返される。
回路３に停止信号（Ｍ＝０）を出力すると、さらに８個
のＭ同期ビットが正規のＭ同期パターン（１、１、１、
１、１、１、１、０）と一致するか否か判定し、一致す
ればフレーム同期確立信号を出力する。一致しない場合
は、疑似同期パターンとしてリセット信号を出力する。
同期ビット検出回路１、Ｍ同期ビットカウンタ２、Ｍ同
期ビット監視回路４から出力されるリセット信号がオア
ゲート６を介して各回路のリセット入力端子に入力され
ることによりリセットされ同期ビットの検出が１ビット
シフトしたタイミングで順次検出されフレーム同期が確
立するまで繰り返される。
【００２３】上記の実施例では長距離モード時の構成を
示しているが、短距離モード時において、Ｆ同期パター
ンとＭ同期パターンの二つの同期パターンと一致する初
期の同期ビット（Ｆ、Ｍ）が（１、１）、または（１、
０）の同期パターンを検出すると、Ｍ同期ビットが１６
パターン毎に“０”であること（図４参照）を判定して
フレーム同期を確立することができる。
示しているが、短距離モード時において、Ｆ同期パター
ンとＭ同期パターンの二つの同期パターンと一致する初
期の同期ビット（Ｆ、Ｍ）が（１、１）、または（１、
０）の同期パターンを検出すると、Ｍ同期ビットが１６
パターン毎に“０”であること（図４参照）を判定して
フレーム同期を確立することができる。
【００２４】
【発明の効果】本発明によれば、端末立上げ時、又は交
換機の系切替え時に疑似同期が確立することがなくなる
という効果がある。よって、回線がつながらなかった
り、通信中のデータを破壊することがなくなるため、通
信の品質向上に寄与するところが大きい。
換機の系切替え時に疑似同期が確立することがなくなる
という効果がある。よって、回線がつながらなかった
り、通信中のデータを破壊することがなくなるため、通
信の品質向上に寄与するところが大きい。
【図１】本発明の構成を示すブロック図である。
【図２】本発明を回線終端ＬＳＩのフレーム同期確立回
路に適用した一実施例を示すブロック図である。
路に適用した一実施例を示すブロック図である。
【図３】長距離モード時の同期パターンと入力データの
マルチフレームを示す説明図である。
マルチフレームを示す説明図である。
【図４】短距離モード時の同期パターンと入力データの
マルチフレームを示す説明図である。
マルチフレームを示す説明図である。
【図５】従来のフレーム同期確立回路の構成を示すブロ
ック図である。
ック図である。
【図６】疑似同期パターンを含む入力データの一例を示
す説明図である。
す説明図である。
１ 同期ビット検出回路 ２ Ｍ同期ビットカウンタ ３ カウント停止回路 ４ Ｍ同期ビット監視回路 ５ アンドゲート ６ オアゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−90651（ＪＰ，Ａ) 特開 昭63−292841（ＪＰ，Ａ) 特開 昭63−169847（ＪＰ，Ａ) 特開 平３−165135（ＪＰ，Ａ) 特開 平６−112933（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 データ通信の各フレームの先頭に含むＦ
同期パターンとＭ同期パターンからフレーム同期を確立
するフレーム同期確立回路において、入力データの各フ
レームからＦ同期パターンとＭ同期パターンの二つの同
期パターンと一致する同期ビットを検出しその同期ビッ
トから同じフレーム間隔でＭ同期ビットを順次読み取る
同期ビット検出回路（１）と、Ｍ同期ビットをカウント
するとともに所定数を越えるとリセットして同期ビット
検出のタイミングを１ビットシフトさせるリセット信号
を出力するＭ同期ビットカウンタ（２）と、Ｍ同期ビッ
トカウンタ（２）のカウント動作を停止するカウント停
止回路（３）と、所定数のＭ同期ビットの中に“０”が
あるか否か判定し、“０”があればカウント停止回路
（３）に停止信号を出力し、以後読み取られる所定数の
Ｍ同期ビットが正規のＭ同期パターンと一致するか否か
判定し、一致すればフレーム同期確立信号を出力するＭ
同期ビット監視回路（４）を備えてなることを特徴とす
るフレーム同期確立回路。 - 【請求項２】 前記Ｍ同期ビット監視回路（４）は、前
記同期ビット検出回路（１）からの所定数のＭ同期ビッ
トの中に“０”がない場合、あるいは“０”を判定した
後の所定数のＭ同期ビットが正規のＭ同期パターンと一
致しない場合に疑似同期と判定してリセット信号を出力
することを特徴とする請求項１記載のフレーム同期確立
回路。 - 【請求項３】 前記同期ビット検出回路（１）は、Ｍ同
期ビットを順次読み取り中に前記Ｍ同期ビットカウンタ
（２）または前記Ｍ同期ビット監視回路（４）からのリ
セット信号を受けた際に、Ｆ同期パターンとＭ同期パタ
ーンの二つの同期パターンと一致する同期ビットの検出
を１ビットシフトしたタイミングで順次検出することを
特徴とする請求項１記載のフレーム同期確立回路。 - 【請求項４】 前記カウント停止回路（３）は、Ｍ同期
ビット監視回路（４）からの停止信号によりＭ同期ビッ
トカウンタ（２）のカウント動作を停止させリセット信
号の出力を停止させることを特徴とする特徴とする請求
項１記載のフレーム同期確立回路。 - 【請求項５】 長距離モードでデータ通信が行われる際
に、前記同期ビット検出回路（１）により入力データの
フレームから検出される初期の同期ビット（Ｆ0、Ｆ1、
Ｍ）は、（１、０、１）、または（１、１、１）、また
は（１、１、０）の同期パターンであることを特徴とす
る請求項１記載のフレーム同期確立回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030860A JP2648430B2 (ja) | 1993-02-19 | 1993-02-19 | フレーム同期確立回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5030860A JP2648430B2 (ja) | 1993-02-19 | 1993-02-19 | フレーム同期確立回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244831A JPH06244831A (ja) | 1994-09-02 |
| JP2648430B2 true JP2648430B2 (ja) | 1997-08-27 |
Family
ID=12315483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5030860A Expired - Lifetime JP2648430B2 (ja) | 1993-02-19 | 1993-02-19 | フレーム同期確立回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2648430B2 (ja) |
-
1993
- 1993-02-19 JP JP5030860A patent/JP2648430B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06244831A (ja) | 1994-09-02 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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