JP3557801B2

JP3557801B2 - Ｐｃｍリレーにおけるサンプリング同期方式

Info

Publication number: JP3557801B2
Application number: JP20750596A
Authority: JP
Inventors: 紀雄土屋; 俊幸奥津
Original assignee: Meidensha Corp
Current assignee: Meidensha Corp
Priority date: 1996-08-07
Filing date: 1996-08-07
Publication date: 2004-08-25
Anticipated expiration: 2016-08-07
Also published as: JPH1051435A

Description

【０００１】
【発明の属する技術分野】
本発明は、マスタ局１局・複数のリモート局及びそれらを接続するシリアル伝送路から構成されるネットワークシステムをベースとしたＰＣＭ電流作動リレーにおける、サンプリング同期方式に関する。
【０００２】
【従来の技術】
図１１に、ＰＣＭ電流作動リレーの伝送路形態例を示す。図中、ＭＳは親局，ＲＳ０〜ＲＳ４はリモート局（子局）を示す。マスタ局（親局）ＭＳは、全局間でデータを交換するための情報フレームを連続的に生成する。フレームは、図中の下りルートを伝搬し、折り返し局ＲＳ４に到達し、そこから上りルートを経由して再び親局ＭＳに帰ってくる。
【０００３】
各フレームを生成した際、親局ＭＳは、フレームにＩＤを付加する。このＩＤは、フレームアドレスと呼ばれるもので、情報フィールドに格納される。各局は、自局がアクセスし、データを格納すべきフレームアドレスを認識している。あるフレームを受信した局は、情報フィールドからフレームアドレスを抽出し、自局がアクセスすべきフレームかをチェックする。そうであった場合は、そのフレームに自局の情報を格納する。そうでないときは、そのまま次の局へ送信する。
【０００４】
この様に、各局がフレームアドレスを認識して各該当フレームにデータを格納する動作を、データ多重方式と称する。親局ＭＳが生成したフレーム列に各局が続々とデータを多重し、折り返し局ＲＳ４に到達する。ここで、全局分のデータが揃っている状態になる。ここまでのルートが下りルートである。
【０００５】
折り返し局ＲＳ４から、再び親局ＭＳに帰るまでのルートが上りルートで、各局はここで全局分のデータを収集する。親局に到達した上りデータは親局でのデータ収集の後廃棄される。
【０００６】
この伝送システムは、各局の情報をフレームと呼ばれる規定のフォーマットに書き込み、他の局は伝送路を介して伝わってきたフレームを読むことにより、情報を取り入れる。図１２にそのフレームフォーマットを示す。
【０００７】
図１２について、フレームはＨＤＬＣなどに従っているビット列である。フレーム受信部は、フレーム先頭のフラグパターンを認識し、ここをフレームの始まりとする。フラグパターンは、他の部分には出現しないユニークなビット列を定義する。情報フィールド等でそのパターンが出現するときは、“１”又は“０”のビットを挿入し、フラグのユニーク性を確保する。
【０００８】
情報フィールドには、仕様で定義される情報がアサインされる。その中で、フレームのＩＤとしてフレームアドレスＦＡが格納される。フレームアドレスは、ある範囲内のサイクリックな数値が定義される。その範囲は、フレームの集合が表す論理的な意味あいにより異なる。ＦＣＳは、フレームの信頼性を確保するための冗長部分である。ＣＲＣ符号などが使用される。
【０００９】
図１３に各局の基本構成を示す。１局は上り，下りルートで、図１３のブロック（２１〜２８）２組で構成される。図中、２１はシリアルデータの受信部で、受信データ・受信クロックを受信する。２２はデータ分離部で、受信クロック・フレームのフラグ部を基にしてタイミングを作り、情報フィールド・ＦＣＳなどを抽出する。２３はＦＡ検出部で、検出したフレームアドレスＦＡを自局登録分と比較する。ただ下りルートのみ。２４は受信バッファで、分離された情報フィールド内のデータが格納される。２５はフレーム生成部で、マスタ局下りルートのみ、フレームを連続的に生成する。２６はデータ多重部で、送信データをＨＤＬＣフォーマットのフレームに構成する。他局フレームも通過する。２７は送信バッファで、自局多重フレームに格納する送信データを格納する。ただし下りルートのみ。２８はシリアルデータの送信部で、送信データ・送信クロックを送出する、ものである。
【００１０】
各局間のデータ多重化の流れを図１４に示す。下りルートでデータを収集し、上りルートでデータを分配する。分配されたデータを基に、判定が全端子（局）で行われる。伝送データ・フォーマットは、ＨＤＬＣフレーム・フォーマットである。このシステムの多重方式は、フレームを最小単位としている。
【００１１】
図１４において多重されるＩ_Ｘは、１つ以上のフレームに相当する。（１局で２フレーム以上多重する場合もある。）以下に、ルート別の多重・分配・判定の過程を示す。
【００１２】
（１）下りルート
各局がデータをフレームに多重するルートである。
【００１３】
親局ＭＳは、自ら生成するフレームタイミングを基にして、フレームを絶えず生成し、下りルートに送信する。
【００１４】
これにより、リモート局における多重タイミング（フレーム単位のタイム・スロット）が確保される。ここで親局自ら、データを多重する場合もある。
【００１５】
生成されるフレームのＩＤは、フレーム単位のフレームアドレスである。
【００１６】
リモート局ＲＳは、これらのフレームを受けて同期を確立した後に、あらかじめ設定されたフレームアドレスから、自局が多重すべきフレームを検出して、自局データを多重する。
【００１７】
折り返し局まで到達したフレームの流れは、そこでも他局と同様にデータが多重され、上りルートへ送信される。
【００１８】
（２）上りルート
全局分の多重データを各局が分配・判定を行う。
【００１９】
折り返し局からのフレームは、各リモート局を経て親局へ戻る。各局では受信したデータがバッファに蓄えられ、端子内のホストコンピュータで処理（判定）される。親局に到達したデータはチェックを受けた後、廃棄される。
【００２０】
【発明が解決しようとする課題】
上記従来のデータ伝送システムにおいて、伝送路障害時のリカバリーとして、親局機能が交替し、伝送路の再構成により情報の透過性を確保するが、親局が交替するとき、仮親局を基準に上り，下りの伝送路が確定するため、伝送路障害前後での伝送フレームの連続性が損なわれる。この結果、親局によるサンプリング同期と、仮親局によるサンプリング同期時刻とは異なる位相から開始されてしまう。
【００２１】
つまり、親局と仮親局のサンプリング同期に関するクロック源に、同期をとるメカニズムが存在しないので、再びサンプリング同期を取り直すこととなる。この取り直しの間、サンプリング周期の時間歪（一定周期でない期間が存在する）の発生の仕方によっては、このサンプリング周期で処理を行っている処理に遅延が生じてしまい、正常な保護動作ができなくなる恐れがある。
【００２２】
本発明は、従来のこのような問題点に鑑みてなされたものであり、その目的とするところは、サンプリング周期の時間歪を小さく正常な保護動作をなしうるＰＣＭリレーにおけるサンプリング周期方式を提供することにある。
【００２３】
【課題を解決するための手段】
本発明は、親局と複数の子局及びそれらを接続するシリアル伝送路からなるネットワークシステムをベースとするデータ多重方式のＰＣＭ電流リレーのデータサンプリングクロックを同期化させる、ＰＣＭリレーにおけるサンプリング同期方式において、各局に、伝送遅延時間を各共通フレーム内のサンプリングアドレスの送，受信を基準に測定してその中間点をサンプリングクロックの基準とする基準，クロック生成手段と、伝送レートのベースクロックをＤＰＬＬ制御にて基準クロックにサンプリングクロックを同期化させる従属同期化させる手段とからなるものである。
上記、基準クロック生成手段は、基準クロック生成手段が、ベースクロックをカウントする１スーパーフレーム時間の周期を持つ伝送遅延測定カウンタと、下りデータの多重部に設けられ、共通フレーム内サンプリングアドレスを送信したタイミングでそのサンプリングアドレス値とその時の前記カウンタ値をラッチする手段と、上りデータの分離部に設けられ、共通フレーム内サンプリングアドレスを分離したタイミングで、サンプリングアドレス値をラッチする手段と、前記サンプリングアドレス値に対応するバッファを持ち、前記各割り込みに対応したサンプリングアドレスの指すバッファに割り込み発生時のカウント値の平均値を補正値として格納する手段と、前記バッファの値が設定され、前記カウンタのカウント値が設定値と一致すると基準クロックを発生する比較手段とにより構成するとよい。
【００２４】
前記補正値は、下りサンプリングアドレス送信側での割り込みが時刻ｔ１発生時のカウント値をＣ ₁ とし、同一サンブリングアドレス値の上りサンブリングアドレス受信側割り込みがｔ２で発生時のカウント値をＣ ₁ としたとき、Ｃ ₁ ＜Ｃ ₂ 時の補正値Ｃ _SP は、Ｃ _SP ＝（Ｃ ₁ ＋Ｃ ₂ ）／２とし、Ｃ ₁ ＞Ｃ ₂ 時の補正値は、Ｃ _SP ＝（Ｃ ₁ ＋Ｃ ₂ −Ｔ）／２で算出したものである。
【００２５】
また、親局に有効端子データの多重を開始するためのハンドシェークに、共通フレーム内に定義されているＵＬフラグを使用し、送信時ＵＬフラグをレディ状態とし、サンプリングアドレス遅延時間を無効に設定して共通フレームを送出する手段を設け、子局に、有効端子データの多重を開始する時のハンドシェークに、共通フレーム内に定義されているＵＬフラグを使用し、サンプリング同期規定のうちは、ＵＬフラグをアンレディにして送出し、サンプリング同期化完了で、ＵＬフラグをレディ状態で送出する手段を設けるとよい。
【００２６】
【発明の実施の形態】
１．基本方式
図１１に示すＰＣＭ電流動作リレーのデータ・伝送システムにおいて、各局で収集・分配される端子データは、データの同時性が要求されている。同時性とは、次の２点である。
【００２７】
（１）全局間で、データサンプリングタイミングの同期をとること。（サンプリングクロックの同期化）
（２）全局、同一のサンプリングクロックエッジで収集した端子データを、同一のマルチフレームに多重すること。（データの同期化）
上記（１）は、伝送遅延時間から算出した値で動作する基準クロックで、自局のサンプリングクロックに従属同期をかけることにより、全局間同期を実現する。
【００２８】
上記（２）の実現のため、サンプリング信号に同期した、ナンバリング信号を生成する。これを自局のデータ収集モジュールが受け取ることにより、サンプリングタイミング及び、ナンバリングの双方を認識できる。
【００２９】
図２に親局から折返局往復の、伝送時間を示す。時間ｔ１で親局から送信されたフレームは、折返局を経て時間ｔ２に親局に帰ってくる。伝送仕様上、この中間点は全局で一致していることになる。この点をサンプリング同期点と定め、サンプリングクロックの基準とする。
【００３０】
伝送遅延時間ｔ１〜ｔ２は、各共通フレーム内・サンプリングアドレス（ＳＡ）の送受信を基準に測定する。共通フレームの送信間隔は、サンプリング間隔に等しい（位相は異なる）ので、全ＳＡに関するサンプリング（ＳＰ）同期点を求めることにより、全局間で同期した、サンプリングクロックの基準信号を作ることができる。
【００３１】
各局は、サンプリングクロック用発振器を備えている。これに基準クロックで従属同期をかけることにより、各局同一タイミングのデータサンプリング信号を得ることができる。
【００３２】
この信号は、サンプリング同期信号（ＳＹＮＣ１）と呼ばれる。系統周波数の１周期は１２サンプリングされるので、これに０…１１のナンバをつける。このため、１２個おきのＳＹＮＣ１に同期してアサートされる。ＳＹＮＣ４信号（サンプリング同期ナンバリング信号）を定義する。
【００３３】
各局のリレーモジュールは、ＳＹＮＣ１をサンプリングトリガとし、ＳＹＮＣ４で順番を知る。ＳＹＮＣ４がアサートされているときのＳＹＮＣ１でのサンプリングデータに、サンプリングナンバ♯０のタグをつける。それ以降、１１までのシーケンシャルなタグをサンプリングデータに付加していくタグ♯０を最初に付けるタイミングを全局で合わせれば、データの同期生が確保できる。
【００３４】
図１に上記サンプリング同期方式の要部回路ブロックを示す。図１において、１は位相比較の基準クロックを発生する基準クロック生成部、２は従属同期の対象となるベースクロック（１．５４４ＭＨｚ）を発生するクロック源、３は基準クロックと位相比較し、ベースクロックを分周して従属同期信号を出力する従属同期部、４はこの分周出力とＳＹＮＣ４強制同期信号からＳＰ同期信号を生成するＳＹＮＣ信号生成部である。
【００３５】
２．基準クロックの生成
図３に基準クロック生成部の回路ブロックを示す。図３において、１０は伝送遅延測定カウンタ、１１はＳＡラッチ部、１２および１４は下り多重部及び上り分離部の受信ＳＡ保持用レジスタ、１３及び１５は伝送遅延測定カウント値のラッチ用カウンタ、１６は発生する補正値（遅延時間）算出部、１７はＳＡ−補正値テーブル、１８は基準クロックを出力するコンパレータである。
【００３６】
伝送遅延測定カウンタ１０は、１スーパーフレーム時間の周期を持ち、図４のようにフルカウントでゼロに戻る、自走カウンタである。１スーパーフレームは２５７０４ビットなので、伝送レートから周期を求めると、約１６．６ｍＳとなる。カウンタ刻み（補正値精度）は、約６４０ｎＳとなる。カウンタ幅は、１５ビットである。カウンタ周期は、スーパーフレーム周期と等しいが、位相関係は不定である。
【００３７】
カウンタ１３，１５はＳＡ送信・受信タイミングでカウンタ１０の出力をラッチし、補正値算出部１６はこのカウンタ値からＳＰ同期カウンタ値を求める。この値は、伝送遅延時間の中間点に相当する、カウンタ上の値である。これを補正値と称する。各ＳＡ毎の補正値は、ＳＡをインデックスで参照されるテーブル１７で管理する。
【００３８】
この補正値とカウンタ値をコンパレータ１８に設定しておくと、カウンタ１０が一周した後に補正値と一致する。ここが、あるサンプリングアドレス（ＳＡｎ）に対応するＳＰ同期点である。このタイミングでコンパレータ１８は基準クロック・補正値一致割り込みを発生させる。一致割り込み発生毎にテーブル上の補正値を更新して行くと、基準クロックが、サンプリング周期て発生する。
【００３９】
図４に伝送遅延時間と、カウンタ値の関係を示す。図の上側はフレームの時間対距離のパスとＳＰ同期点との関係である。ｔ１で送信された共通フレームにのみ存在しＦＡの次のフィールドに位置するフレームのＳＡ部がｔ２で受信され、中間点をＳＰ同期点としている様子を表している。斜線が奇跡である。図の下側が対応するカウンタの値である。横軸が時間・対軸がカウンタ値で、各時間毎のカウンタ値をプロットすると、図中の斜線となる。
【００４０】
サンプリング同期点は、ＳＰｎ・ＳＰｎ＋１…である。これら点は、伝送路に異常がなければ、全局一致した時間になる。ここで、任意のスーパーフレーム内・ｎ番目のマルチフレームのサンプリングアドレスをＳＡｎとすると、ＳＰ同期点は、ＳＰｎとなる。ＳＰ同期点では、基準クロックＳＰＣＬＫｎが生成される。ＳＰｎのＳＰＣＬＫｎは、１周期前のＳＡｎにて求められた補正値である、比較カウント値ＣＰｎ−１により生成される。
【００４１】
図３について、基準クロック生成部１は、一定時間、伝送エラーなどが検出されず、受信データの信頼性が確認された後に、次手順でＦ／Ｗ処理をする。（図１０の１０１〜１０５参照）
（１）下り多重部（１２，１３）は、共通フレーム内ＳＡを送信したタイミングで、そのＳＡ値とそのときの伝送遅延測定カウンタ値をラッチし、割り込みを発生する。（下りＳＡ送信割り込み）
（２）上り分離部（１４，１５）は、共通フレーム内ＳＡを分離したタイミングで、上記同様にＳＡ値とカウンタ値をラッチし、割り込みを発生する。（上りＳＡ受信割り込み）
（３）ＳＡ−補正値テーブル１７は、ＳＡ値（０…１１）に対応した１２個のバッファを持ち、上記（１），（２）の割り込みに対応したＳＡの指すバッファに補正値（遅延時間）Ｃ_ＳＰとして格納する。補正値算出部１６における補正値の算出方法は、後に述べる。
【００４２】
このときの補正値の誤差が±２０μＳ内になるまで待つ。精度内に収まったら、（４）に進む。
【００４３】
（４）バッファ上の補正値をコンパレータ１８に設定し、コンパレータをイネーブルにする。
【００４４】
（５）カウンタ１０が次の１周期に入り、コンパレータ１８の設定値と一致すると、カウント一致割り込みが発生する。
【００４５】
同時に、基準クロックが１つ発生する。
【００４６】
（６）この割り込みにて、Ｆ／Ｗは、補正値バッファ内の次の値をコンパレータに設定する。
【００４７】
（７）以降、補正値の精度を監視しながら、上記（５），（６）を繰り返す。
【００４８】
２．１補正値の算出
補正値算出部１６は、下りＳＡ送信割り込みが、ｔ１で発生したときのカウンタ１３のカウント値をＣ_１とし、同一ＳＡ値の上りＳＡ受信割り込みがｔ２で発生したときのカウンタ１５のカウント値をＣ_２として、補正値Ｃ_ＳＰを算出する。基本的には（１）式又は（２）式で求める。（実際には、チューニングが必要）（図５参照）
Ｃ_１＜Ｃ_２のとき（同一カウント内）は、
Ｃ_ＳＰ＝（Ｃ_１＋Ｃ_２）／２ ……（１）
Ｃ_１＞Ｃ_２のとき（一度フルカウント→ゼロ）は、
Ｃ_ＳＰ＝（Ｃ_１＋Ｃ_２−Ｔ）／２ ……（２）
（Ｔは、フルカウント値）
２．２伝送エラー検出時の対策
サンプリングクロック同期において、ＳＡの値は補正値設定時のポインタとなる。このＳＡ値が正しくないと、他ＳＡの補正値を破壊する可能性がある。このため、補正値をテーブル１７に格納するとき、受信エラーステータスのチェックを行い、ＳＡの正当性をチェックする必要がある。
【００４９】
ただし、遅延値自体の正当性は、属するマルチフレームが正常でないとならない。
【００５０】
正常運用中は、極端な伝送遅延の変動は発生し得ないが、上記の原因などにより、今回値が使用できないような場合は、前回の補正値をそのまま使用する。
【００５１】
３．サンプリングクロックの従属同期
従属同期部３は、基準クロック生成部１で生成された基準クロックを基に、自局サンプリングクロックに従属同期をかけて全局で同期を取る。
【００５２】
図６に従属同期部３のブロックを示す。図中、３１は分周器、３２は位相比較部で、位相比較部は基準クロックと分周器からのＦ／Ｂ信号との位相差から分周比を決定し、分周器は位相比較部で設定された分周比によりベースクロックを分周するＰＬＬ回路構成となっている。
【００５３】
３．１ベースクロックの周波数
ＰＣＭリレーシステム（図１１）は、系統６０Ｈｚの端子データサンプリングを行う。仕様上、系統１周期あたり１２回データサンプリングを行うので、サンプリング周波数は７２０Ｈｚとなる。それに対し、伝送レートは１．５４４ＭＨｚである。これをベースにすると、系統周波数との間で微少な誤差が生じる。この誤差は蓄積すると、サンプリングデータタイミングの狂いを発生させる。このため、サンプリングタイミングの基本クロックを伝送レートとする。
【００５４】
ベースクロックを１．５４４ＭＨｚとし、基本分周比を２１４２に設定すると、
１．５４４×１０^６／２１４２＝約７２０．８２１６６２Ｈｚとなる。
【００５５】
この値に対し、従属同期部３の同期判定は、±３２カウントの範囲内とする。この値は仕様（±２０μＳ）を満足する。
【００５６】
分周比が１違うときの周期の差は、１／１．５４４×１０^６なので、約６４０ｎＳとなる。これの３２カウント分は、
（１／１．５４４×１０^６）×３２＝約２０．７３μＳである。
【００５７】
この原理は、系統５０Ｈｚでも問題なく適用が可能である。
【００５８】
３．２同期成立判定
サンプリング同期は、従属同期回路３からのＤＰＬＬステータスが同期完了を示したときに同期成立と判定される。
【００５９】
成立条件は、
（補正値が±２０μＳ以内の精度）及び（ＤＰＬＬが従属同期完了）であり、
同期はずれ条件は、
（補正値が±２０μＳ以上ずれた）又は（ＤＰＬＬが従属同期はずれ）となる。
【００６０】
４．ＳＹＮＣ１・４信号の生成
従属同期部３の出力は、ＳＰ同期信号生成部４により、ＳＹＮＣ１・４信号となる。ＳＹＮＣ４は、図７に示すようにＳＹＮＣ１の１２回アサートに１回アサートされる。これらは、従属同期成立・不成立に関わらず出力される。従属同期成立後は、基準クロックに同期した信号となる。
【００６１】
４．１ＳＹＮＣ４信号の強制同期
ＳＹＮＣ４信号は、ＳＹＮＣ１信号のナンバ“０”でアサートされる。従属同期前は、初期化値で自走しているが、従属同期が完了し、ＳＹＮＣ１のナンバが明確になった時点で、ＳＹＮＣ４をその周期に強制同期させる。
【００６２】
強制同期を行うときは、ＳＡ１１の補正値一致割り込み処理中に、ＣＳＲの強制同期イネーブルビットをセットする。次に発生するＳＡ０の補正値一致割り込み発生で、ＳＹＮＣ４が強制同期される。ＳＹＮＣ４は、ＳＹＮＣ１を入力とする１２カウンタ回路で生成するので、このときにカウンタをリセットすればよい。
【００６３】
５．データの同期化
ＳＡ補正値が集束した後、コンパレータ１８での比較を開始するが、開始するＳＡ値を特定しておくと、カウンタ１０のカウンタ１周期後に発生する割り込みに対応する、サンプリングナンバを特定することができる。（図３）
例えば、ＳＡ補正値の集束後ＳＡ０から比較を開始すると、最初の一致割り込みは、ＳＡ０のＳＰ同期点となる。この処理を全局で行うと、一致割り込み（基準クロック）は、全局ＳＡ０相当から開始される。
【００６４】
基準クロックの生成により、サンプリングクロックの従属同期が始まる。同期完了時点で、ＳＹＮＣ１信号と基準クロックは同期している。基準クロックは、ＳＡ値で特定されているので、それに同期しているＳＹＮＣ１も、同様にＳＡ値で特定することができる。（図４）
信号ＳＹＮＣ４は、サンプリングナンバ０で発生することになっているが、この時点では自走状態になっているので、強制同期をする必要がある。つまり、ＳＡ値に同期しているＳＹＮＣ１が“０”を指したときに、ＳＹＮＣ４を生成するカウンタをリセットする。
【００６５】
このときのＦ／Ｗ処理は、次の手順で行う。（図１０の１０６〜１０８参照）
（１）従属同期部３のＤＰＬＬステータスから、従属同期完了を知る。
【００６６】
（２）サンプリングナンバ１１の一致割り込み（ナンバ０の補正値をロードする）で、ＣＰＵにより操作される制御用レジスタ（ＣＳＲ）の強制同期ビットをセットする。
【００６７】
各局はＡＩモジュールによりＳＹＮＣ４を基準として端子データ・パケットのタグＮｏ．を決める。この信号のアサートから、タグＮｏ．を０，１，２，３，４…と付けていく。
【００６８】
ＣＰＵ及びサンプリング同期回路は、このタグＮｏ，を基に、送信データの管理を行う。これによると、あるサンプリングクロックでサンプルされるデータは、全局で同じ送信バッファエリアに、格納されることになる、（送信バッファは、サンプリングアドレスに対応した、１２個の端子データエリアから構成されている。）
この処理で、データの同期化が実現される。
【００６９】
この、強制同期処理が完了して、自局のサンプリング同期が成立する。この同期化の模様を図８に示す。
【００７０】
５．１ＳＡ遅延時間
サンプリングクロック（ＳＰＣＬＫ）従属同期完了後、各局は端子データ多重を開始する。この時点で、全局一致したポインタ管理による、端子データのアクセス可能になっているので、親局は共通フレームで、このマルチフレームＭＦには、送信バッファ上の、どのエリアのデータを多重すればよいかを指示する。この値が、共通フレームにのみ位置するＳＡ遅延時間フィールドに格納される。
【００７１】
ＳＡ遅延時間は、親局が確実にデータを多重できる、最新のサンプリングナンバを表す。
【００７２】
図９に示すように、ＳＡ遅延時間は回線の伝送遅延量により、ロードされる値が異なる。
【００７３】
図９の左側では、遅延時間が短いので、例えば親局は、マルチフレームＭＦ２にはＳＰ０のデータは確実に多重できる。それに対し、図９の右側では、マルチフレームＭＦ２には同期点ＳＰ１０のデータが多重可能となる。これは、伝送遅延時間が長くなるほど、フレームが折返局に到達する時間が長くなり、その結果ＭＦ２に対応するＳＰ２が、相対的に遅れるためである。
【００７４】
５．２ＳＡ遅延時間の算出
サンプリングアドレスＳＡｎのマルチフレームに、親局が設定するＳＡ遅延時間値は、親局の伝送遅延時間値は１／２を、マルチフレーム換算した値となる。換算値をｍとすると、ｎ−ｍが、ＳＡｎ送信直前のＳＰナンバになる。マルチフレームタイミングと、サンプリングタイミングとの非同期性を考慮して、さらに−１する。
【００７５】
図９の左側では、ｍ＝１になるので、ｎ＝２とするとＳＰナンバは０になる。同様に、図９の右側では、ｍ＝３で、ｎ＝２のときＳＰナンバは１０である。
【００７６】
５．３端子データ同期のハンドシェイク
サンプリング同期処理過程において、ＳＡ遅延時間を設定することにより、各局が有効端子データの多重を開始する。この時のハンドシェイクに、共通フレーム内に定義されているＵＬフラグ（同期確認フラグ）を使用する。Ｆ／Ｗ処理は次の手順で行う。（図１０の１０９〜１１１参照）
親局送信時
ＵＬフラグをレディ状態・ＳＡ遅延時間を無効値に設定して、共通フレームを送信する。
各子局
サンプリング同期未完のうちは、ＵＬフラグをアンレディ（サンプリング同期未確立）にして送出する。
【００７７】
サンプリング同期完了（ＤＰＬＬステータスが同期完了＋保護時間＋ＳＹＮＣ４強制同期完了）で、ＵＬフラグをレディ（サンプリング同期確立）状態で送出。
【００７８】
ＳＡ遅延時間が無効値のうちは、ダミーの端子データを多重
親局受信時
ＵＬフラグをアンレディ状態で受信：サンプリング同期未完の局がある。
【００７９】
ＵＬフラグをレディ状態で受信：全局、サンプリング同期完了。
【００８０】
この後、ＳＡ遅延時間を有効値に設定する。
【００８１】
各子局＋親局
有効なＳＡ遅延時間を受けて、値に対応する、送信バッファの端子データを多重する。
【００８２】
【発明の効果】
本発明は、上述のとおり構成されているので、次に記載する効果を奏する。
【００８３】
（１）親局交代時及び、初期段階におけるサンプリング同期ずれに対し、各子局側が時間をかけて収束することにより、一定周期処理の時間歪を小さくできる。
【００８４】
（２）各子局が、同一方式にて収束するので、効率的にサンプリング点を同一化することができる。
【００８５】
（３）ＤＰＬＬ回路を使用しているため、引っ込み時間が高速化できる。
【図面の簡単な説明】
【図１】サンプリング同期関連回路のブロック図。
【図２】往復の伝送時間を示すグラフ。
【図３】基準クロック生成部のブロック図。
【図４】伝送遅延時間とカウンタ値のタイミング図。
【図５】補正値の算出の説明図。
【図６】従属同期部のブロック図。
【図７】信号のタイミング図。
【図８】同期化の説明図。
【図９】多重フレームの伝送時間とサンプリング同期信号の関係を示すグラフ。
【図１０】サンプリング同期化の処理フロー図。
【図１１】ＰＣＭ電流作動リレーの伝送路の形態図。
【図１２】フレームフォーマットの説明図。
【図１３】局の基本構成を示すブロック図。
【図１４】データ多重化の流れの説明図。
【符号の説明】
１…基準ブロック生成部
２…ベースクロック源
３…従属同期部
４…ＳＹＮＣ信号生成部
１０…伝送遅延測定カウンタ
１１…ＳＡラッチ部
１２…下り多重部の受信ＳＡ保持用レジスタ
１３…下り多重部のラッチ用カウンタ
１４…上り分離部の受信ＳＡ保持用レジスタ
１５…上り分離部のラッチ用カウンタ
１６…補正値算出部
１７…ＳＡ−補正値テーブル
１８…コンパレータ
３１…分周器
３２…位相比較部
ＭＳ…親局
ＲＳ０〜ＲＳ４…リモート局（子局）

Claims

親局と複数の子局及びそれらを接続するシリアル伝送路からなるネットワークシステムをベースとするデータ多重方式のＰＣＭ電流リレーのデータサンプリングクロックを同期化させる、ＰＣＭリレーにおけるサンプリング同期方式において、
各局に、伝送遅延時間を各共通フレーム内のサンプリングアドレスの送，受信を基準に測定してその中間点をサンプリングクロックの基準とする基準クロック生成手段と、
伝送レートのベースクロックをＤＰＬＬ制御にて基準クロックにサンプリングクロックを同期化させる従属同期化させる手段とを備え、
前記基準クロック生成手段は、
ベースクロックをカウントする１スーパーフレーム時間の周期を持つ伝送遅延測定カウンタと、
下りデータの多重部に設けられ、共通フレーム内サンプリングアドレスを送信したタイミングでそのサンプリングアドレス値とその時の前記カウンタ値をラッチして割り込みを発生する手段と、
上りデータの分離部に設けられ、共通フレーム内サンプリングアドレスを分離したタイミングで、サンプリングアドレス値とその時の前記カウンタ値をラッチして割り込みを発生するラッチする手段と、
前記サンプリングアドレス値に対応するバッファを持ち、サンプリングアドレスの指すバッファに割り込み発生時のカウント値の平均値を補正値として格納する手段と、
前記バッファの値が設定され、前記カウンタのカウント値が設定値と一致すると基準クロックを発生する比較手段と、
からなることを特徴としたＰＣＭリレーにおけるサンプリング同期方式。
前記補正値は、下りサンプリングアドレス送信側での割り込みが時刻ｔ１発生時のカウント値をＣ₁とし、同一サンプリングアドレス値の上りサンプリングアドレス受信側割り込みがｔ２で発生時のカウント値をＣ ₂とし、かつ前記伝送遅延測定カウンタのフルカウント値をＴとしたとき、Ｃ₁＜Ｃ₂時の補正値Ｃ_SPは、Ｃ_SP＝（Ｃ₁＋Ｃ₂）／２とし、Ｃ₁＞Ｃ₂時の補正値は、Ｃ_SP＝（Ｃ₁＋Ｃ₂−Ｔ）／２で算出されることを特徴とした請求項１記載のＰＣＭリレーにおけるサンプリング同期方式。
前記親局に有効端子データの多重を開始するためのハンドシェークに、共通フレーム内に定義されているＵＬフラグを使用し、送信時ＵＬフラグをレディ状態とし、サンプリングアドレス遅延時間を無効に設定して共通フレームを送出する手段を設け、
子局に、有効端子データの多重を開始する時のハンドシェークに、共通クレーム内に定義されているＵＬフラグを使用し、サンプリング同期未完のうちは、ＵＬフラグをアンレディにして送出し、サンプリング同期化完了で、ＵＬフラグをレディ状態で送出する手段を設け、
たことを特徴とした請求項１記載のＰＣＭリレーにおけるサンプリング同期方式。