JPH03101520A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＰＬＬ　（Ｐｈａｓｅ　　Ｌｏｃｋｅｄ　
Ｌｏｏｐ）回路に関するもので、例えば、光通信システ
ムのＣＭ　Ｉ　（Ｃｏｄｅｄ　　Ｍａｒｋ　Ｉ　ｎｖｅ
ｒｓｉｏｎ）コーデック（Ｇ　ＯＤ　Ｅ　Ｃ：　Ｃｏｄ
ｅｒ−Ｄｅｃｏｄｅｒ　：符号変換器）等に含まれる高
速ＰＬＬ回路に利用して特に有効な技術に関するもので
ある。

（従来の技術〕 与えられる入力クロック信号をもとに、これに位相同期
された所定の内部クロック信号を形成するＰＬＬ回路が
ある。また、このようなＰＬＬ回路を内蔵するＣＭＩコ
ーデックがあり、ＣＭＩコーデックを備える光通信シス
テムがある。

ＰＬＬ回路は、第７図に例示されるように、外部から供
給される入力クロック信号φｒと内部クロック信号φＶ
の位相を比較し位相差信号ｕｐ及びｄｎを選択的に形成
する位相比較回路ＰＦＣ１と、位相差信号ｕｐ及びｄｎ
を受は制御電圧Ｖｃを形成するループフィルタＬＦと、
制御電圧Ｖｃに従ってその発振周波数が制御される電圧
制御型発振回路ＶＣＯと、電圧制御型発振回路ＶＣＯに
より形成される基本クロック信号−〇を分周することで
上記内部クロック信号φＶを形成する分周回路ＦＤとを
含む。

ＰＬＬ回路については、例えば、特願昭６２−１６８６
６４号に記載されている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のＰＬＬ回路において、位
相比較回路ＰＰＣｌは、第２図に例示されるように、ナ
ントゲート回路ＮＡＩ及びＮＡ８あるいはナントゲート
回路ＮＡ６及びＮＡ９からなり入力クロック信号φｒ又
は内部クロック信号φＶの一方がハイレベルに変化され
たことを記憶・保持する第１のラッチ回路と、入力クロ
ック信号φｒ及び内部クロック信号φＶの双方がハイレ
ベルに変化されたことを識別するナントゲート回路ＮＡ
７と、ナントゲート回路ＮＡ２及びＮＡ３あるいはナン
トゲート回路ＮＡ４及びＮＡ５からなり入力クロック信
号φｒ及び内部クロック信号φＶの双方がハイレベルに
変化されたことを記憶・保持する第２のラッチ回路とを
備える。ナントゲート回路ＮＡ８及びＮＡ９の第２及び
第３の入力端子には、ナントゲート回路ＮＡ７ならびに
対応する第１のラッチ回路の出力信号が供給され、これ
によって位相差信号ｕｐｌ及びｄｎｌが選択的に形成さ
れる。その結果、位相比較回路ＰＦＣ１は、入力クロッ
ク信号φｒ及び内部クロック信号φＶの位相差の大きさ
の如何にかかわらず、所望の位相差信号ｕｐ及びｄｎを
安定して形成しうるちのとされる。

ところが、上記のような位相比較回路ＰＰＣｌを、例え
ば３００ＭＨｚ（メガヘルツ）のような高周波信号が伝
達されるＣＭＩコーデック等のＰＬＬ回路にそのまま用
いた場合、次のような問題点が生じる。すなわち、上記
位相比較回路ＰＦＣ１において、位相差信号ｕｐ及びｄ
ｎは、入力クロック信号φｒ又は内部クロック信号φＶ
の一方のみがハイレベルに変化されることでハイレベル
とされ、入力クロック信号φｒ及び内部クロック信号φ
Ｖの双方がハイレベルとされナントゲート回路ＮＡ７の
出力信号がロウレベルとされることでロウレベルに戻さ
れる。また、上記第２のラッチ回路すなわちナントゲー
ト回路ＮＡ２及びＮＡ５の出力信号は、上記ナントゲー
ト回路ＮＡ７の出力信号がロウレベルとされることでロ
ウレベルとされ、対応する入力クロック信号φｒ又は内
部クロック信号φＶがロウレベルとされることでハイレ
ベルに戻される。このため、位相差信号ｕｐ及びｄｎに
は、第６図に斜線で示されるように、入力クロック信号
φｒ及び内部クロック信号φＶがともにハイレベルとさ
れてからナントゲート回路ＮＡ７の出力信号がロウレベ
ルとされるまでの間、−時的なハザードが発生する。

これらのハザードは、伝達される信号の周波数が低い場
合にはそれ程問題とならないが、例えば３００ＭＨｚの
ような高い周波数とされる場合、ジッタや定常位相誤差
を増大させ、ＰＬＬ回路の引き込み特性を劣化させると
ともに、通信システムのデータレートを制約する一因と
なる。

この発明の目的は、ＰＬＬ回路の高周波領域における引
き込み特性を改善することにある。この発明の他の目的
は、ＰＬＬ回路を含む光通信システム等のデータレート
を高めることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＰＬＬ回路に、ハザードは生じるものの、入
力クロック信号及び内部クロック信号の位相差に関係な
く所望の位相差信号を安定して形成しうる第１の位相比
較回路と、その動作可能領域が入力クロック信号及び内
部クロック信号の位相差が比較的小さい場合に制限され
るものの、ハザードをほとんど生じない第２の位相比較
回路とを設け、これらの位相比較回路を、入力クロック
信号及び内部クロック信号の位相差すなわちＰＬＬ回路
の位相引き込み状況に応じて選択的に自効とするもので
ある。

〔作　用〕

上記手段によれば、入力クロック信号及び内部クロック
信号の位相差が比較的大きくその周波数が高い場合でも
、所望の位相差信号を得つつ、ハザードを抑制し、シフ
タ及び定常位相誤差を抑制することができる。その結果
、ＰＬＬ回路の高周波領域における位相引き込み特性を
改善し、ＰＬＬ回路を含む光通信システム等のデータレ
ートを高めることができる。

〔実施例〕

第１図には、この発明が通用されたＰＬＬ回路の一実施
例のブロック図が示されている。また、第２図及び第３
図ならびに第４図には、第１図のＰＬＬ回路に含まれる
位相比較回路ＰＰＣｌ　（第１の位相比較回路）及びＰ
ＦＣ２（第２の位相比較回路）ならびに位相ロック判定
回路ＰＲＣの一実施例の回路図がそれぞれ示され、第５
図には、第１図のＰＬＬ回路の一実施例の信号波形図が
示されている。これらの図をもとに、この実施例のＰＬ
Ｌ回路の構成と動作の概要ならびにその特徴について説
明する。なお、この実施例のＰＬＬ回路は、特に制限さ
れないが、光通信システムの０Ｍｌコーデックに内蔵さ
れる。第２図ないし第４図の各回路素子ならびに第１図
の各ブロックを構成する回路素子は、０Ｍｌコーデック
の図示されない伯の回路素子とともに、単結晶シリコン
のような１個の半導体基板上に形成される。

第１図において、ＰＬＬ回路は、特に制限されないが、
異なる位相比較特性を有する２個の位相比較回路ＰＦＣ
１及びＰＦＣ２を含む、これらの位相比較回路の一方の
入力端子には、ＣＭＩコーデックの図示されない前段回
路から所定の入力クロック信号φｒが供給され、その他
方の入力端子には、ＰＬＬ回路の分周回路ＦＤ２から内
部クロック信号φＶが供給される。内部クロック信号φ
Ｖは、後述するように、電圧制御型発振回路ＶＣＯから
出力される基本クロック信号φ０を分周回路ＦＤＩによ
りまず２／Ｎに分周し、さらに分周回路ＦＤ２により１
／２に分周することで形成され、入力クロック信号φｒ
に近似した周波数を持つものとされる。言うまでもな（
、分周回路ＦＤｌの出力信号すなわち中間クロック信号
φｎは、第５図に示されるように、内部クロック信号φ
Ｖすなわち入力クロック信号φｒのほば１／２の周波数
を持つものとされる。

ここで、位相比較回路ＰＦＣ１は、特に制限されないが
、第２図に示されるように、入力クロック信号φ「及び
内部クロック信号φＶをそれぞれ受けるインバータ回路
Ｎ１及びＮ２を含む。

インバータ回路Ｎｌの出力信号は、特に制限されないが
、ナントゲート回路ＮＡＩの一方の入力端子に供給され
、このナントゲート回路ＮＡＩの出力信号は、ナントゲ
ート回路ＮＡ８の第１の入力端子に供給される。ナント
ゲート回路ＮＡ８の出力信号は、上記ナントゲート回路
ＮＡＩの他方の入力端子に供給されるとともに、インバ
ータ回路Ｎ３を経て、位相差信号ｕｐとされる。これに
より、ナントゲート回路ＮＡＩ及びＮＡ８は、後述する
ナントゲート回路ＮＡ２及びＮＡ７　（第１のゲート回
路）の出力信号がロウレベルとされるまでの間、入力ク
ロック信号φ「がハイレベルに変化されたことを記憶・
保持する第１のラッチ回路として作用する。

同様に、インバータ回路Ｎ２の出力信号は、ナントゲー
ト回路ＮＡ６の一方の入力端子に供給され、このナント
ゲート回路ＮＡ６の出力信号は、ナントゲート回路ＮＡ
９の第１の入力端子に供給される。ナントゲート回路Ｎ
Ａ９の出力信号は、上記ナントゲート回路ＮＡ６の他方
の入力端子に供給されるとともに、インバータ回路Ｎ４
を経て、位相差信号ｄｎとされる。これにより、ナント
ゲート回路ＮＡ６及びＮＡ９は、後述するナントゲート
回路ＮＡ５及びＮＡ７の出力信号がロウレベルとされる
までの間、内部クロック信号φＶがハイレベルに変化さ
れたことを記憶・保持する第１のラッチ回路として作用
する。

上記ナントゲート回路ＮＡＩの出力信号は、さらにナン
トゲート回路ＮＡ２の一方の入力端子に供給されるとと
もに、ナントゲート回路ＮＡ７の第１の入力端子に供給
される。ナントゲート回路ＮＡ２の他方の入力端子には
、ナントゲート回路ＮＡ３の出力信号が供給される。ナ
ントゲート回路ＮＡ２の出力信号は、ナントゲート回路
ＮＡ８の第２の入力端子及びナントゲート回路ＮＡ７の
第２の入力端子に供給されるとともに、ナントゲート回
路ＮＡ３の一方の入力端子に供給される。

ナントゲート回路ＮＡ３の他方の入力端子には、ナント
ゲート回路ＮＡ７の出力信号が供給される。

これにより、ナントゲート回路ＮＡ２及びＮＡ３はラッ
チ形態とされ、対応する入力クロック信号φｒがロウレ
ベルきされるまでの間、入力クロック信号φｒ及び内部
クロック信号φＶがともにハイレベルとされたことを記
憶・保持する第２のラッチ回路として作用する。

同様に、上記ナントゲート回路ＮＡ６の出力信号は、さ
らにナントゲート回路ＮＡ５の一方の入力端子に供給さ
れるとともに、ナントゲート回路ＮＡ７の第４の入力端
子に供給される。ナントゲート回路ＮＡ５の他方の入力
端子には、ナントゲート回路ＮＡ４の出力信号が供給さ
れる。ナントゲート回路ＮＡ５の出力信号は、ナントゲ
ート回路ＮＡ９の第２の入力端子及びナントゲート回路
ＮＡ７の第３の入力端子に供給されるとともに、ナント
ゲート回路ＮＡ４の一方の入力端子に供給される。ナン
トゲート回路ＮＡ４の他方の入力端子には、ナントゲー
ト回路Ｎ＾７の出力信号が供給される。これにより、ナ
ントゲート回路ＮＡ４及びＮＡ５はラッチ形態とされ、
対応する内部クロック信号φＶがロウレベルとされるま
での間、入力クロック信号φｒ及び内部クロック信号φ
Ｖがともにハイレベルとされたことを記憶・保持する第
２のラッチ回路として作用する。そして、ナントゲート
回路ＮＡ７は、入力クロック信号φｒ及び内部クロック
信号φＶがともにハイレベルとされたことを識別する第
１のナントゲート回路として作用する。ナントゲート回
路ＮＡ７の出力信号は、さらにナントゲート回路ＮＡ８
及びＮＡ９の第３の入力端子に供給される。

入力クロック信号φｒ及び内部クロック信号φＶがとも
にロウレベルとされるとき、インバータ回路Ｎｌ及びＮ
２の出力信号はともにハイレベルとされ、ナントゲート
回路ＮＡ８及びＮＡ９の出力信号は、前サイクルにおけ
るリセット動作によってハイレベルとされる。このため
、ナントゲート回路ＮＡＩ及びＮＡ６の出力信号はとも
にロウレベルとされ、ナントゲート回路ＮＡＩ及びＮＡ
８ならびにナントゲート回路ＮＡ６及びＮＡ９からなる
！＠１のラッチ回路はともにリセット状態とされる。こ
のとき、ナントゲート回路ＮＡ７の出力信号は、ナント
ゲート回路ＮＡＩ及びＮＡ６の出力信号がロウレベルと
されることで、ハイレベルとされ、ナントゲート回路Ｎ
Ａ２及びＮＡ５の出力信号もともにハイレベルとされる
。したがって、ナントゲート回路ＮＡ２及びＮＡ３なら
びにナントゲート回路ＮＡ４及びＮＡ５からなる第２の
ラッチ回路も、ともにリセット状態とされる。

言うまでもなく、位相差信号ｕｐ及びｄｎはともにロウ
レベルとされる。

一方、第５図の最初のサイクルに例示されるように、内
部クロック信号φＶが入力クロック信号φｒに先立って
ハイレベルとされると、位相比較回路ＰＦＣＩでは、イ
ンバータ回路Ｎ２の出力信号がロウレベルとされ、ナン
トゲート回路ＮＡ６の出力信号がハイレベルとされる。

前述のように、ナントゲート回路ＮＡ５及びＮＡ７の出
力信号はハイレベルとされるため、ナントゲート回路Ｎ
Ａ９の出力信号は、ナントゲート回路ＮＡ６のハイレベ
ル出力を受けて、ロウレベルとされる。コレにより、ナ
ントゲート回路ＮＡ５及びＮＡ９からなる第１のラッチ
回路は、ナントゲート回路ＮＡ７の出力信号がロウレベ
ルとされるまでの間、すなわち入力クロック信号φｒが
ハイレベルとされるまでの間、ｄい換えると内部クロッ
ク信号φＶ及び入力クロック信号φｒ間の位相差に相当
する時間だけ、セント状態とされ、この間、位相差信号
ｄｎが一時的にハイレベルとされる。

内部クロック信号φＶにやや遅れて入力クロック信号φ
「がハイレベルとされると、位相比較回路ＰＰＣｌでは
、インバータ回路Ｎｌの出力信号がロウレベルとされ、
ナントゲート回路ＮＡＩの出力信号がハイレベルとされ
る。このとき、ナントゲート回路ＮＡ２及びＮＡ７の出
力信号ばハイレベルとされるが、ナントゲート回路ＮＡ
５及びＮＡ６の出力信号がともにハイレベルとされるた
め、上記ナントゲート回路ＮＡＩのハイレベル出力を受
けてナントゲート回路ＮＡ７の出力信号がロウレベルと
される。これにより、位相差信号ｄｎがロウレベルに戻
され、ナントゲート回路ＮＡ２及びＮＡ３からなる第２
のラッチ回路がセット状態とされる。また、ナントゲー
ト回路ＮＡ７のロウレベル出力を受けて、ナントゲート
回路ＮＡ２及びＮＡ３ならびにＮＡ４及びＮＡ５からな
る＠２のラッチ回路がセット状態とされる０位相差信号
ｕｐは、第６図に斜線で示されるように、ナントゲート
回路ＮＡＩの出力信号がハイレベルとされてからナント
ゲート回路ＮＡ７の出力信号がロウレベルとされるまで
の間、−時的にハイレベルとなり、これがハザードとな
る。

ところで、上記ナントゲート回路ＮＡ５及びＮＡ９から
なる第１のラッチ回路は、内部クロック信号φＶが、入
力クロック信号φｒがハイレベルとされる以前にロウレ
ベルに戻された場合でも、入力クロック信号φｒがハイ
レベルとされるまでの間、セント状態のままとされる。

また、上記ナントゲート回路ＮＡ４及びＮ　Ａ　５から
なる第２のラッチ回路は、入力クロック信号φｒが、内
部クロック１８号φＶがロウレベルに戻された後そのま
まハイレベルとされる場合でも、入力クロック信号φｒ
がロウレベルに戻されるまでの間、セント状態のままと
される。このため、位相比較回路ＰＦＣＩは、入力クロ
ック信号φｒ及び内部クロック信号φＶの位相差の大き
さに関係なく、両クロック信号の位相差に応じた所定の
位相差信号を安定して形成できるものとなる。

位相比較回路ＰＰＣｌは、入力クロック信号φ「が内部
クロック信号φＶに先立ってハイレベルとされる場合も
、上記のような位相比較動作を同様に行い、両クロック
信号の位相差に応じた位相差信号ｕｐを形成する。この
とき、位相差信号ｄｎには、ナントゲート回路ＮＡ７の
伝達遅延による同様なハザードが発生する。

次に、位相比較回路ＰＦＣ２は、特に制限されないが、
第３図に示されるように、その入力端子に入力クロック
信号φｒ及び内部クロック信号φＶを受ける排他的論理
和回路ＥＯ１と、フリップフロップ回路ＦＦＩを基本構
成とするマスク信号生成回路とを含む。

排他的論理和回路ＥＯＩは、入力クロック信号φｒ及び
内部クロック信号φＶのレベルを比較照合し、その出力
信号ｐａを選択的にハイレベルとする。すなわち、排他
的論理和回路Ｅ０１の出力信号ｐａは、第５図に例示さ
れるように、入力クロック信号φｒ及び内部クロックイ
６号φＶがともにロウレベル又はハイレベルとされると
きロウレベルとされ、両クロック信号のレベルが異なる
ときハイレベルとされる。つまり、排他的論理和回路Ｅ
ＯＩの出力信号ｐａは、入力クロック信号φｒ及び内部
クロック信号φＶの立ち上がり及び立ち下がりにおける
位相差に相当して、選択的にハイレベルとされるものと
なる。

排他的論理和回路ＥＯの出力信号ｐｄは、特に制限され
ないが、アンドゲート回路ＡＧＩ　（第２のゲート回路
）の一方の入力端子に供給されるとともに、後述する位
相口７り判定回路ＰＲＣに供給される。

この実施例において、排他的論理和回路ＥＯＩは、特に
制限されないが、１段構造のバイポーラ・ＣＭＯ５論理
ゲート回路によって構成される。

したがって、排他的論理和回路ＥＯは、その動作が高速
化されるとともに、その出力信号ｐｄにゲート回路の伝
達遅延等によるハザードがほとんど住しないものとされ
る。

一方、マスク信号生成回路を構成するフリップフロップ
回路ＦＦＩのデータ入力端子りには、内部クロック信号
φＶのインバータ回路Ｎ５による反転信号が供給され、
その反転クロック入力端子Ｃには、中間クロック信号φ
ｎが供給される。フリップフロップ回路ＦＦＩの出力信
号Ｑは、マスク信号ｍとして、上記アンドゲート回路Ａ
ＧＩの他方の入力端子に供給される。

ここで、フリップフロップ回路ＦＦＩは、特に制限され
ないが、入力データＤすなわち内部クロック信号φＶの
反転信号に従って、かつ中間クロック信号φｎの立ち下
がりに同期してその状態が遷移される。また、中間クロ
ック信号φｎは、第５図に示されるように、内部クロッ
ク信号φＶのほぼｌ／２の周波数とされ、内部クロック
信号φＶは、特に制限されないが、中間クロック信号φ
ｎの立ち上がりに同期してそのレベルが反転される。こ
のため、フリップフロップ回路ＦＦＩの出力信号すなわ
ちマスク信号ｍは、内部クロック信号φＶ及び入力クロ
ック信号φｒの立ち上がりを包含する形でハイレベルと
され、その立ち下がりを包含する形でロウレベルとされ
る。

アンドゲート回路ＡＧＩの出力信号は、特に制限されな
いが、アンドゲート回路ＡＧ２及びＡＣ３の一方の入力
端子にそれぞれ供給される。アンドゲート回路ＡＧ２の
他方の入力端子には、入力クロック信号φｒが供給され
、その出力信号は、位相差信号ｕｐ２として、選択回路
ＳＬに供給される。同様に、アンドゲート回路ＡＧ３の
他方の入力端子には、内部クロック信号φＶが供給され
、その出力信号は、位相差信号ｄｎ２として、選択回路
ＳＬに供給される。

これらのことから、入力クロック信号φｒ及び内部クロ
ック信号φＶは、第５図に例示されるように、まず位相
比較回路ＰＦＣ２の排他的論理和回路ＥＯＩによりその
立ち上がり及び立ち下がりにおける位相差が識別された
後、マスク信号ｍに従ってその立ち上がりにおける位相
差のみがアンドゲート回路ＡＧＩを介して伝達される。

これらの位相差は、さらにアンドゲート回路ＡＧ２及び
ＡＣ３により、入力クロック信号φｒ及び内部クロック
信号φＶと組み合わされ、位相差信号ｕｐ２及びｄｎ２
となる。

前述のように、位相比較回路ＰＦＣ２の回路構成は比較
的簡素化され、入力クロック信号φｒ及び内部クロック
信号φＶの位相差を識別する排他的論理和回路ＥＯＩは
１段構造とされる。このため、位相比較回路Ｐ　ＦＣ２
は、第５図の後半に示されるように、入力クロック信号
φｒ及び内部クロック信号φＶの位相差が比較的大きく
なり、マスク信号ｍが排他的論理和回路ＥＯＩの出力信
号ｐａを包含しきれなくなった場合には正常な動作をで
きないという欠点を持つものの、両りロフク信号の位相
差が比較的小さいことを条件に、高速動作を可能とし、
かつハザードをほとんど生じさせないという特長を持つ
。

位相ロック判定回路ＰＲＣは、特に制限されないが、第
４図に示されるように、上記位相比較回路ＰＦＣ２の出
力信号ｐｄを受けるループフィルタＬＦＲと、電圧比較
回路ＶＣＩを含む、電圧比較回路ＶＣＩの反転入力端子
−には、ループフィルタＬＦＨの出力信号Ｖｒが供給さ
れ、その非反転入力端子子には、特に制限されないが、
スイッチ回路Ｓｔを介して、所定の定電圧ＶＨ又は■Ｌ
が選択的に供給される。

位相ロック判定回路ＰＲＣのループフィルタしＦＲは、
位相比較回路ＰＦＣ２の出力ｆａ号ｐａを積分し、その
パルス幅に応じて出力信号Ｖｒのレベルを設定する。こ
れにより、位相比較回路ＰＦＣ２の出力信号ｐｄのパル
ス幅すなわち入力クロック信号φｒ及び内部クロック信
号φＶの位相差は、ループフィルタＬＦＨの出力信号Ｖ
ｒの電圧レベルに変換されるものとなる。

電圧比較回路ｖＣ１は、まず、ループフィルタＬＦＨの
出力信号Ｖ「と上記定電圧Ｖ、とを比較し、ループフィ
ルタＬＦＨの出力信号Ｖｒのレベルが定電圧■Ｈを超え
るとき、言い換えると入力クロック信号φｒ及び内部ク
ロック信号φＶの位相差が位相比較回路ＰＦＣ２が正常
に動作できない所定の値を超えるとき、その出力信号を
選択的にハイレベルとする。電圧比較回路ＶＣＩの出力
信号は、選択回路ＳＬＨの一方の入力端子に供給される
とともに、スイッチ回路Ｓｌの切り換えに供される。し
たがって、重圧比較回路ＶＣｔは、次にループフィルタ
ＬＦＨの出力信号Ｖｒと上記定電圧ｖＬとを比較し、ル
ープフィルタＬＦＨの出力信号Ｖｒのレベルが定電圧Ｖ
Ｌより低くなったとき、言い換えると入力クロック信号
φｒ及び内部クロック信号φＶの位相差が位相比較回路
ＰＦＣ２が正常に動作しうる値に戻ったとき、その出力
信号を選択的にロウレベルに戻す、これにより、電圧比
較回路ＶＣＩは所定のヒステリシス特性を持つものとな
り、位相ロック判定回路ＰＲＣの動作が安定化される。

選択回路ＳＬＨの他力の入力端子には、特に制限されな
いが、回路のｉ源電圧すなわちハイレベルが供給される
０選択回路ＳＬＨには、さらに０Ｍｌコーデックの図示
されない制御回路から、電源電圧投入初期において一時
的にハイレベルとされる内部制御信号ｐｏｎが供給され
る。

選択回路ＳＬＲは、特に制限されないが、０Ｍｌコーデ
ックの電源投入当初において上記内部制御信号ｐｏｎが
一時的にハイレベルとされるとき、その出力信号Ｓをハ
イレベルに固定する。０Ｍｌコーデックの電源投入から
所定の時間が経過し内部制御信号ｐａｎがロウレベルと
されると、選択回路ＳＬＲは、上記電圧比較回路ＶＣＩ
の出力信号をその出力信号Ｓとして伝達する０選択回路
ＳＬＨの出力信号３は、位相ロック判定回路ＰＲＣの出
力信号すなわち選択制御信号３として、選択回路ＳＬに
供給される。

第１図において、ＰＬＬ回路の選択回路ＳＬの一方の入
力端子には、位相比較回路ＰＦＣＩの出力信号すなわち
位相Ｍ信号ｕｐｌ及びｄｎｌが供給され、その他方の入
力端子には、位相比較回路ＰＦに２の出カイδ号すなわ
ち位相差信号ｕｐ２及びｄｎ２が供給される０選択回路
ＳＬには、さらに、位相ロンク判定回路ＰＲＣの出力信
号すなわら選択制御信号３が供給される。

選択回路ＳＬは、特に＊１限されないが、上記選択制御
１８号Ｓがハイレベルとされるとき、位相比較回路ＰＦ
ＣＩから出力される位相差信号ｕｐｌ及びｄｎｌを選択
し、位相差信号ｕｐ及びｄｎとしてループフィルタＬＦ
に伝達する。また、選択制御信号Ｓがロウレベルとされ
るとき、位相比較回路ＰＦＣ２から出力される位相差信
号ｕｐ２及びｄｎ２を選択し、上記位相差１８号ｕｐ及
びｄｎとしてループフィルタＬＦに伝達する。

６；」述のよ・うに、選択制御信号Ｓは、ＣＭＩコーデ
ックの電源投入当初において所定の期間だけ一時的にハ
イレベルとされ、また人カクロンク信号φｒ及び内部ク
ロック信号ψＶの位相差が位相比較回路ＰＦＣ２が正常
に動作しうる値を超えるとき選択的にハイレベルとされ
る。このとき、選択回路Ｓｔ、は、位相比較回路ＰＦＣ
Ｉから出力される位相差信号ｕｐｌ及びｄｎｌをループ
フィルタＬＦに伝達し、これによってＰＬＬ回路は、ハ
ザードのＥ、響を受けながらも、入カクロフク信号φｒ
及び内部クロック信号φＶの位相差に従った正常な動作
を行う。一方、選択′＃Ａ御信号Ｓは、入力クロック信
号φｒ及び内部クロック信号φＶの位相差が位相比較回
路ＰＦＣ２が正常に動作しうる値に達したとき、選択的
にロウレベルとされる。

このとき、選択回路ＳＬは、位相比較回路ＰＦＣ２から
出力される位相差信号ｕｐ２及びｄｎ２をループフィル
タＬＦに伝達し、これによって、ＰＬＬ回路は、その動
作可能な領域が制限されながらも、ハザードが抑制され
、高速動作に通した引き込み特性を持つものとされる。

ループフィルタＬＦは、特に制限されないが、所定の静
電容置を持つキャパシタと、このキャパシタを選択的に
充電又は放電する充電用定電流源及び放電用定電流源を
含む、このうち、充電用定電流源は、上記選択回路ＳＬ
から供給される位相差信号ｕｐに従って、選択的に上記
キャパシタの充電動作を行う、同様に、放電用定電流源
は、選択回路ＳＬから供給される位相差信号ｄｎに従っ
て、選択的に上記キャパシタの放電動作を行う。

これにより、キャパシタの電位は、内部クロック４８号
φＶの位相が入力クロック４フ１号φｒの位相よりも遅
れることによって徐々に高くされ、内部クロック信号φ
Ｖの位相が入力クロック信号φｒの位相よりも進むこと
によって徐々に低くされる。

キャパシタの電位は、ループフィルタＬＦの出力信号す
なわち制御電圧Ｖｃとして、電圧１ｉ１Ｊｍ型発振回路
ＶＣＯに供給される。

電圧制御型発振回路ＶＣＯは、特に制限されないが、奇
数個のＣＭＯＳインバータ回路が環状に直列接続されて
なるリングオシレータと、上記ＣＭＯＳインバータ回路
のそれぞれに動作電流を供給する同数の％流源を含む、
これらの電流源から各ＣＭＯＳインバータ回路に供給さ
れる動作電流の値は、制御電圧Ｖｃに従って変化され、
その結果、電圧制御型発振回路ＶＣＯの発振周波数が上
記’Ｍｊ　ａｌ電圧Ｖｃに従って変化される。

すなわち、内部クロック信号φＶの位相が入力クロック
信号φｒの位相に遅れ、位相制御信号Ｕｐがハイレベル
とされると、まずループフィルタＬＦにより制御電圧Ｖ
ｃが高くされ、これによって上記リングオシレータの動
作電流が大きくされる。その結果、電圧制御型発振回路
ＶＣＯから出力される基本クロック信号φＯの周波数が
、徐々に高くされる。一方、内部クロック信号φＶの位
相が入力クロック信号φｒの位相より進み、位相制御信
号ｄｎがハイレベルとされると、まずループフィルタＬ
Ｆにより制御電圧Ｖｃが低くされ、これによってリング
オシレータの動作電流が小さくされる。その結果、電圧
制御型発振回路ＶＣＯから出力される基本クロック信号
φＯの周波数が、徐々に低くされる。

電圧制御型発振回路■ＣＯにより形成される基本クロッ
ク信号φ０は、分周回路ＦＤＩに供給されるとともに、
ＣＭＩコーデックの図示されないクロック発生回路に供
給され、さらにＣＭＩコーデックの他の回路に分配され
る。

分周回路ＦＤＩは、特に１ＪＪｉｌＮされないが、パイ
ナリイカウンタにより構成され、電圧制御型発振回路ｖ
ＣＯから供給される基本クロック信号φ０を２／Ｎに分
周し、上記中間クロック信号φｎを形成する。この中間
クロック信号φｎは、前述のように、位相比較回路ＰＦ
Ｃ２に供給されるとともに、例えば１ビツトのパイナリ
イカウンタからなる分周回路ＦＤ２によりさらにｌ／２
に分周され、内部クロック信号φＶとなる。

以上のように、この実施例のＰＬＬ回路は、ハザードは
生じるものの、入力クロック信号φｒ及び内部クロック
信号φＶの位相差に関係なく所望の位相差信号を安定し
て形成する位相比較回路ＰＦＣＩと、その動作可能領域
が両クロック信号の位相差が比較的小さい場合に制限さ
れるものの、ハザードをほとんど生じない位相比較回路
ＰＦＣ２とを備え、これらの位相比較回路から出力され
る位相差信号を両クロック信号の位相差すなわちＰＬＬ
回路の位相引き込み状態に従って選択的に伝達する選択
回路ＳＬを備える。これにより、この実施例のＰＬＬ回
路では、その位相引き込み状況に応じて最適な位相比較
回路が選択的に有効とされ、これによってジッタ及び定
常位相誤差が抑制される。その結果、ＰＬＬ回路の位相
引き込み特性が改善され、ＰＬＬ回路を含む通信システ
ム等のデータレートが高速化される。

以上の本実施例に示されるように、この発明を光通信シ
ステムのＣＭＩコーデック等に含まれるＰＬＬ回路に通
用することで、次のような作用効果が得られる。すなわ
ち、 口）ＰＬＬ回路に、ハザードは生じるものの、入力クロ
ック信号及び内部クロック信号の位相差に関係なく所望
の位相差信号を安定して形成しうる第１の位相比較回路
と、その動作可能領域が入力クロック信号及び内部クロ
ック信号の位相差が比較的小さい場合に制限されるもの
の、ハザードをはとんど生しない第２の位相比較回路と
を設け、これらの位相比較回路を、入力クロック信号及
び内部クロック信号の位相差すなわちＰＬＬ回路の位相
引き込み状況に応じて選択的に有効とすることで、入カ
クロフク信号及び内部クロック信号の位相差が比較的大
きくかつその周波数が高い場合でも、所望の位相差信号
を得つつ、位相差信号のハザードを抑制できるという効
果が得られる。

（２）上記（１１項により、ＰＬＬ回路のシフタ及び定
常位相誤差を抑制できるという効果が得られる。

（３）上記＋１１項及び（２）項により、ＰＬＬ回路の
高周波領域における位相引き込み特性を改善できるとい
う効果が得られる。

（４Ｊ上記＋１）項〜（３）項により、ＰＬＬ回路を含
むＣＭ■コーデックの動作を安定化させ、ＣＭ！コーデ
ックを含む光通信システム等のデータレートを高めるこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ＰＬＬ回路は、異なる位相比較特性を有する３個以
上の位相比較回路を備えるものであってもよい、また、
選択回路ＳＬを設けず、位相比較回路ＰＦＣ１及びＰＦ
Ｃ２等を位相ロック判定回路ＰＲＣから出力される選択
制御信号Ｓに従って選択的に動作状態とすることもよい
、ループフィルタＬＦ及び電圧制御型発振回路ＶＣＯな
らびに分周回路ＦＤＩ及びＦＤ２の具体的な構成は、こ
の実ｂ４例による制約を受けない、第２図及び第３図に
おいて、位相比較回路ＰＦＣＩ及びＰＦＣ２の具体的な
回路構成は、同一な論理条件を萌提として、種々の実施
形態を採りうる。第４図において、位相ロック判定回路
ＰＲＣに、内部制御信号ｐｏｎ及びこれを受ける選択回
路ＳＬＲを設けることは、必須条件ではない、また、ル
ープフィルタＬＦＲ及び電圧比較回路ＶＣＩを設けず、
選択制御信号３を、ＰＬＬ回路による位相引き込み動作
が開始されてから所定の時間が経過した時点で強制的に
ロウレベルとする方法を採ってもよい、さらに、第１図
に示されるＰＬＬ回路のブロック構成や、８５図に示さ
れるクロック信号及び制御信号の組み合わせ等、種々の
実施形態を探りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった光通信システムの０Ｍ１コーデツク
に含まれるＰＬＬ回路に通用した場合について説明した
が、それに限定されるものではなく、例えば、ＰＬＬ回
路として単体で構成されるものやその他のディジタル通
信装置及びディジタル装置埠に含まれるＰＬＬ回路にも
通用できる０本発明は、少なくとも位相比較回路を備え
るＰＬＬ１回路及びこのようなＰＬＩ、回路を含むディ
ジタル策積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＰＬＬ回路に、ハザードは生じるものの
、入力クロック信号及び内部クロック信号の位相差に関
係なく所望の位相差信号を安定して形成しうる第１の位
相比較回路と、その動作可能領域が入力クロック信号及
び内部クロック信号の位相差が比較的小さい場合に制限
されるものの、ハザードをほとんど生じない第２の位相
比較回路とを設け、これらの位相比較回路をＰＬＬ回路
の位相引き込み状況に応じて選択的に自効とすることで
、入力クロック信号及び内部クロック信号の位相差が比
較的大きくかつその周波数が高い場合でも所望の位相差
信号を得つつ、位相差信号のハザードを抑制し、ジッタ
及び定常位相誤差を抑制することができる。これにより
、ＰＬＬ回路の高周波領域における位相引き込み特性を
改善し、ＰＬＬ回路を含む光通信システム等のデータレ
ートを高めることができる。

【図面の簡単な説明】

第１図は、この発明が通用されたＰＬＬ回路の一実施例
を示すブロック図、 第２図は、第１図のＰＬＬ回路に含まれる第１の位相比
較回路の−実り例を示す回路図、第３図は、第り図のＰ
ＬＬ回路に含まれる第２の位相比較回路の一実施例を示
す回路図、＠４図は、第１図のＰＬＬ回路に含まれる位
相ロック判定回路の一実施例を示す回路図、＠５図は、
第１図のＰＬＬ回路の一実施例を示す信号波形図、 第６図は、従来のＰＬＬ回路の一例を示す信号波形図、 第７図は、従来のＰＬＬ回路の一例を示すブロック図で
ある。 ＰＦＣＩ、ＰＦＣ２・・・位相比較回路、ＰＲＣ・・・
位相ロック判定回路、ＳＬ・・・選択回路、ＬＦ・・・
ループフィルタ、ｖＣＯ・・・電圧制御型発振回路、Ｆ
ＤＩ、ＦＤ２．ＦＤ・・・分局回路。 Ｎｌ〜Ｎ５・・・インバータ回路、ＮＡＩ〜ＮＡ９・・
・ナントゲート回路。 ＥＯＬ・・・排他的論理和回路、ＦＦＩ・・・フリップ
フロップ回路、ＡＣＩ〜ＡＧ３・・・アンドゲート回路
。 ＬＦＩ（・・・ループフィルタ、Ｓｌ・・・スイッチ回
路Ｓ、ＶＣＩ・・・電圧比較回路、ＳＬＲ・・・選択回
路。

Claims (1)

1. 【特許請求の範囲】 １、それぞれ異なる位相比較特性を有し、かつ入力クロ
   ック信号ならびに上記入力クロック信号に位相同期すべ
   く形成される内部クロック信号の位相引き込み状況に応
   じて選択的に有効とされる第１及び第２の位相比較回路
   を具備することを特徴とするＰＬＬ回路。 ２、上記第１の位相比較回路は、上記入力クロック信号
   又は内部クロック信号の一方に所定のレベル変化が生じ
   たことを保持する第１のラッチ回路と、上記入力クロッ
   ク信号及び内部クロック信号の双方に上記所定のレベル
   変化が生じたことを識別する第１のゲート回路と、上記
   入力クロック信号及び内部クロック信号の双方に上記所
   定のレベル変化が生じたことを保持する第２のラッチ回
   路とを含み、かつ上記入力クロック信号及び内部クロッ
   ク信号の位相差の大きさにかかわらず所定の位相差信号
   を形成しうるものであって、上記第２の位相比較回路は
   、上記入力クロック信号及び内部クロック信号を受ける
   排他的論理和回路と、上記入力クロック信号及び内部ク
   ロック信号の一方のレベル変化のみを有効とするための
   マスク信号を形成するマスク信号生成回路と、上記マス
   ク信号に従って上記排他的論理和回路の出力信号を選択
   的に伝達する第２のゲート回路とを含み、かつ上記入力
   クロック信号及び内部クロック信号の位相差が比較的小
   さい場合にのみ所定の位相差信号を形成しうるものであ
   ることを特徴とする特許請求の範囲第１項記載のＰＬＬ
   回路。 ３、上記ＰＬＬ回路は、ＣＭＩコーデックに含まれるも
   のであることを特徴とする特許請求の範囲第１項又は第
   ２項記載のＰＬＬ回路。