JPH05243987A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPH05243987A JPH05243987A JP4042654A JP4265492A JPH05243987A JP H05243987 A JPH05243987 A JP H05243987A JP 4042654 A JP4042654 A JP 4042654A JP 4265492 A JP4265492 A JP 4265492A JP H05243987 A JPH05243987 A JP H05243987A
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase comparator
- phase
- low
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】アナログＰＬＬに使う位相比較器において、位
相比較の際に内部遅延から発生するみかけ上の進み遅れ
同時検出をなくして、低ジッタのアナログＰＬＬを実現
する。 【構成】従来の位相比較器３の進み，遅れ検出出力にひ
げを防止する回路即ち、インバータ４，５を接続するこ
とにより、進みまたは遅れの検出が終了する際に他方で
発生するひげを位相比較器の外へ伝えることをなくす。
これにより、本来禁止されている同期アクティブ区間を
完全になくす。
相比較の際に内部遅延から発生するみかけ上の進み遅れ
同時検出をなくして、低ジッタのアナログＰＬＬを実現
する。 【構成】従来の位相比較器３の進み，遅れ検出出力にひ
げを防止する回路即ち、インバータ４，５を接続するこ
とにより、進みまたは遅れの検出が終了する際に他方で
発生するひげを位相比較器の外へ伝えることをなくす。
これにより、本来禁止されている同期アクティブ区間を
完全になくす。
Description
【０００１】
【産業上の利用分野】本発明は位相比較器に関し、特に
アナログ・フェイズ・ロック・ループ（ＰＬＬ）の位相
比較器に関する。
アナログ・フェイズ・ロック・ループ（ＰＬＬ）の位相
比較器に関する。
【０００２】
【従来の技術】図３（ａ）は従来の位相比較器の一例を
示す回路図である。図３（ａ）において、基準入力端子
１と、比較信号入力端子２と、進み検出出力端子８と、
遅れ検出出力端子９とを備え、インバータ５とＮＡＮＤ
回路１１との組み合わせで、構成されている。
示す回路図である。図３（ａ）において、基準入力端子
１と、比較信号入力端子２と、進み検出出力端子８と、
遅れ検出出力端子９とを備え、インバータ５とＮＡＮＤ
回路１１との組み合わせで、構成されている。
【０００３】図３（ｂ）は図３（ａ）のタイム図である
（例えば、ＩＥＥＥ ＳＣ−２２Ｎｏ．２ Ａｐｒ’８
７ ｐｐ２５５〜２６１）。
（例えば、ＩＥＥＥ ＳＣ−２２Ｎｏ．２ Ａｐｒ’８
７ ｐｐ２５５〜２６１）。
【０００４】図３（ａ），（ｂ）において、比較信号入
力端子２からの信号がハイレベルのとき、基準信号入力
端子１からの信号がハイレベルからロウレベルに変わる
と、進みを検出し、進み検出出力端子８がロイレベルに
なり、比較信号入力端子２の信号がロウレベルにある
と、進み検出出力端子８はハイレベルにもどる。即ち、
進み検出パルスＰ１を得る。
力端子２からの信号がハイレベルのとき、基準信号入力
端子１からの信号がハイレベルからロウレベルに変わる
と、進みを検出し、進み検出出力端子８がロイレベルに
なり、比較信号入力端子２の信号がロウレベルにある
と、進み検出出力端子８はハイレベルにもどる。即ち、
進み検出パルスＰ１を得る。
【０００５】同様に、基準信号入力端子１からの信号が
ハイレベルのとき、比較信号入力端子２からの信号がハ
イレベルからロウレベルに変わると、遅れを検出し、遅
れ検出出力端子９がロウレベルになり、基準信号入力端
子１の信号がロウレベルになると、遅れ検出出力端子９
はハイレベルにもどる。即ち、遅れ検出パルスＰ２を得
る。
ハイレベルのとき、比較信号入力端子２からの信号がハ
イレベルからロウレベルに変わると、遅れを検出し、遅
れ検出出力端子９がロウレベルになり、基準信号入力端
子１の信号がロウレベルになると、遅れ検出出力端子９
はハイレベルにもどる。即ち、遅れ検出パルスＰ２を得
る。
【０００６】
【発明が解決しようとする課題】従来の位相比較回路で
は、進み検出中で進み検出出力端子８がロウレベルにな
っている状態で、比較信号２がハイレベルからロウレベ
ルに変わると、進み検出出力端子８がハイレベルにもど
るが、その際に内部の遅延により遅れ検出信号９にひげ
Ｎ１（本来ハイレベルになるべきとき、一時的に電圧が
下る現象）が発生する。
は、進み検出中で進み検出出力端子８がロウレベルにな
っている状態で、比較信号２がハイレベルからロウレベ
ルに変わると、進み検出出力端子８がハイレベルにもど
るが、その際に内部の遅延により遅れ検出信号９にひげ
Ｎ１（本来ハイレベルになるべきとき、一時的に電圧が
下る現象）が発生する。
【０００７】従来例においても、インバータを追加し遅
延調整を行なってきたが、動作条件や製造ばらつき等に
よって完全になくすことができず、幅２〜３ｎｓ，電圧
値０．６〜０．８ＶのひげＮ１，Ｎ２はまだ発生してし
まう。この間は、みかけ上進み遅れを両方検出してしま
うことになる。遅れ検出中にも同様の現象が発生する。
延調整を行なってきたが、動作条件や製造ばらつき等に
よって完全になくすことができず、幅２〜３ｎｓ，電圧
値０．６〜０．８ＶのひげＮ１，Ｎ２はまだ発生してし
まう。この間は、みかけ上進み遅れを両方検出してしま
うことになる。遅れ検出中にも同様の現象が発生する。
【０００８】特に、〔ＰＣＭ ＣＯＤＥＣ〕などの様
に、高精度のＡ／Ｄ，Ｄ／Ａに使用するクロックは、ノ
イズ特性を確保するために、アナログＰＬＬのジッタ幅
を５ｎｓにしなくてはならない。
に、高精度のＡ／Ｄ，Ｄ／Ａに使用するクロックは、ノ
イズ特性を確保するために、アナログＰＬＬのジッタ幅
を５ｎｓにしなくてはならない。
【０００９】本発明の目的は、このような欠点を除去
し、進み検出出力端子がロウレベルの間は遅れ検出出力
端子を常にハイレベルに保ち、遅れ検出出力端子がロウ
レベルの間は進み検出出力端子を常にハイレベルに保つ
ようにした位相比較器を提供することにある。
し、進み検出出力端子がロウレベルの間は遅れ検出出力
端子を常にハイレベルに保ち、遅れ検出出力端子がロウ
レベルの間は進み検出出力端子を常にハイレベルに保つ
ようにした位相比較器を提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は、基準信
号と比較信号との２つの入力端子と、第１の出力として
位相進み検出のときロウレベルを、位相遅れ検出と位相
同相のときハイレベルに出力し、第２の出力として位相
遅れ検出のときロウレベルを、位相進み検出と位相同期
のときハイレベルを出力する演算回路とを備えた位相比
較器において、前記演算回路の第１の出力及び第２の出
力に、ハイレベルからロウレベル側に発生するグリッジ
ノイズ除去回路を接続したことを特徴とする。
号と比較信号との２つの入力端子と、第１の出力として
位相進み検出のときロウレベルを、位相遅れ検出と位相
同相のときハイレベルに出力し、第２の出力として位相
遅れ検出のときロウレベルを、位相進み検出と位相同期
のときハイレベルを出力する演算回路とを備えた位相比
較器において、前記演算回路の第１の出力及び第２の出
力に、ハイレベルからロウレベル側に発生するグリッジ
ノイズ除去回路を接続したことを特徴とする。
【００１１】
【実施例】図１（ａ）は本発明の第１の実施例の位相比
較器のブロック図である。図１（ｂ）は図１（ａ）の動
作を示すタイム図である。図１（ｃ）は図１（ａ）の低
電位シュレッシュホールドのインバータ（４）の入出力
特性図である。
較器のブロック図である。図１（ｂ）は図１（ａ）の動
作を示すタイム図である。図１（ｃ）は図１（ａ）の低
電位シュレッシュホールドのインバータ（４）の入出力
特性図である。
【００１２】図１（ｂ）において、図１（ａ）の入力端
子１，入力端子２，出力６，出力７，出力端子８，出力
端子９の各波形が示されている。図１（ｃ）において、
横軸は入力電圧Ｖｉｎであり、縦軸は出力電圧Ｖｏｕｔ
である。入力電圧Ｖｉｎが２．０Ｖ前後で、出力が０Ｖ
かＶＤＤ電圧となる。
子１，入力端子２，出力６，出力７，出力端子８，出力
端子９の各波形が示されている。図１（ｃ）において、
横軸は入力電圧Ｖｉｎであり、縦軸は出力電圧Ｖｏｕｔ
である。入力電圧Ｖｉｎが２．０Ｖ前後で、出力が０Ｖ
かＶＤＤ電圧となる。
【００１３】図１（ａ）において、従来の位相比較器３
の進み出力６と遅れ出力７とには、それぞれ低電位のし
きい値のインバータ４が接続され、その出力にはインバ
ータ５がそれぞれ接続されている。
の進み出力６と遅れ出力７とには、それぞれ低電位のし
きい値のインバータ４が接続され、その出力にはインバ
ータ５がそれぞれ接続されている。
【００１４】この低電位のしきい値のインバータ４は、
図１（ｃ）に示すように通常のインバータより低めにシ
ュレッシュホールドレベルを設定したインバータであ
り、この例では２．０Ｖとした。図１（ｂ）に示すよう
に、進み出力６と遅れ出力７にひげＮ１，Ｎ２が発生し
ても、低電位シュレッシュホールドのインバータ４の出
力には伝わらないので、進み検出出力端子８と遅れ検出
出力端子９とには、ハイレベルかロウレベルの信号しか
出力されない。
図１（ｃ）に示すように通常のインバータより低めにシ
ュレッシュホールドレベルを設定したインバータであ
り、この例では２．０Ｖとした。図１（ｂ）に示すよう
に、進み出力６と遅れ出力７にひげＮ１，Ｎ２が発生し
ても、低電位シュレッシュホールドのインバータ４の出
力には伝わらないので、進み検出出力端子８と遅れ検出
出力端子９とには、ハイレベルかロウレベルの信号しか
出力されない。
【００１５】図２（ａ）は本発明の第２の実施例の位相
比較器のブロック図であり、図２（ｂ）は図２（ａ）の
タイム図である。
比較器のブロック図であり、図２（ｂ）は図２（ａ）の
タイム図である。
【００１６】図２（ａ）において、本実施例は、従来の
位相比較器３の進み出力６と遅れ出力７とに、それぞれ
ＲＳ型フリップフロップ１０が接続されており、セット
（Ｓ）入力は従来の位相比較器３の出力６，７を直接接
続し、リセット（Ｒ）入力にはインバータ５を間に入れ
て接続されている。図２（ｂ）に示すように、進み出力
６または遅れ出力７にひげＮ１，Ｎ２が発生した場合、
ＲＳ型フリップフロップ１０にリセットがかからないよ
うに、インバータ５で波形を整形してから入力する。一
方、セット側は進み検出出力端子８と遅れ検出出力端子
９を本来ハイレベルに保ちたいため、パルスが入力して
も影響しない。
位相比較器３の進み出力６と遅れ出力７とに、それぞれ
ＲＳ型フリップフロップ１０が接続されており、セット
（Ｓ）入力は従来の位相比較器３の出力６，７を直接接
続し、リセット（Ｒ）入力にはインバータ５を間に入れ
て接続されている。図２（ｂ）に示すように、進み出力
６または遅れ出力７にひげＮ１，Ｎ２が発生した場合、
ＲＳ型フリップフロップ１０にリセットがかからないよ
うに、インバータ５で波形を整形してから入力する。一
方、セット側は進み検出出力端子８と遅れ検出出力端子
９を本来ハイレベルに保ちたいため、パルスが入力して
も影響しない。
【００１７】
【発明の効果】以上説明したように、本発明は、従来の
位相比較器の出力にハイレベルからロウレベル側に発生
するグリッジノイズ除去回路を追加したので、ひげが発
生しなくなったという結果を有し、したがって、本発明
の位相比較器を用いることで、低ジッタのアナログＰＬ
Ｌを実現できるという効果が得られる。
位相比較器の出力にハイレベルからロウレベル側に発生
するグリッジノイズ除去回路を追加したので、ひげが発
生しなくなったという結果を有し、したがって、本発明
の位相比較器を用いることで、低ジッタのアナログＰＬ
Ｌを実現できるという効果が得られる。
【図１】（ａ），（ｂ），（ｃ）はそれぞれ本発明の第
１の実施例の位相比較器を示すそれぞれブロック図、タ
イム図、特性図である。
１の実施例の位相比較器を示すそれぞれブロック図、タ
イム図、特性図である。
【図２】（ａ），（ｂ）は本発明の第２の実施例の位相
比較器を示すそれぞれブロック図、タイム図である。
比較器を示すそれぞれブロック図、タイム図である。
【図３】（ａ），（ｂ）は従来の位相比較器を示すそれ
ぞれブロック図、タイム図である。
ぞれブロック図、タイム図である。
１ 基準信号入力端子 ２ 比較信号入力端子 ３ 従来の位相比較器 ４ 低電位しきい値のインバータ ５ インバータ ６ 進み出力 ７ 遅れ出力 ８ 進み検出出力端子 ９ 遅れ検出出力端子 １０ ＲＳ型フリップフロップ １１ ＮＡＮＤ回路
Claims (3)
- 【請求項１】 基準信号と比較信号との２つの入力端子
と、第１の出力として位相進み検出のときロウレベル
を、位相遅れ検出と位相同相のときハイレベルに出力
し、第２の出力として位相遅れ検出のときロウレベル
を、位相進み検出と位相同期のときハイレベルを出力す
る演算回路とを備えた位相比較器において、前記演算回
路の第１の出力及び第２の出力に、ハイレベルからロウ
レベル側に発生するグリッジノイズ除去回路を接続した
ことを特徴とする位相比較器。 - 【請求項２】 グリッジノイズ除去回路が、しきい値の
低いインバータを有する請求項１記載の位相比較器。 - 【請求項３】 グリッジノイズ除去回路が、ＲＳ型フリ
ップフロップを有する請求項１記載の位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042654A JPH05243987A (ja) | 1992-02-28 | 1992-02-28 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042654A JPH05243987A (ja) | 1992-02-28 | 1992-02-28 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243987A true JPH05243987A (ja) | 1993-09-21 |
Family
ID=12641999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042654A Pending JPH05243987A (ja) | 1992-02-28 | 1992-02-28 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243987A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101520A (ja) * | 1989-09-14 | 1991-04-26 | Hitachi Ltd | Ｐｌｌ回路 |
-
1992
- 1992-02-28 JP JP4042654A patent/JPH05243987A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101520A (ja) * | 1989-09-14 | 1991-04-26 | Hitachi Ltd | Ｐｌｌ回路 |
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