JPS63131633A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序でこの発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする問題点 Ｅ　問題点を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｇ１回路構成（第１図） Ｇ２動作説明（第２図〜第４図） Ｈ発明の効果 Ａ　産業上の利用分野 ごの発明は、ディジタルデータからクロック信号を再生
する場合等に用いて好適なＰＬＬ回路に　′関する。

Ｂ　発明の概要 この発明は、ＰＬＬ回路の位相比較器を、電圧制御型発
振器からのクロック信号に基づいて入力データの位相誤
差を検出する位相誤差検出手段と、クロック信号に基づ
いて位相誤差を検出する毎に一定幅の基準信号を発生す
る基準信号発生手段と、クロック信号を１／２分周して
再生クロックを得る分周手段と、クロック信号に基づい
て再生クロ７りを位相シフトする移相手段と、基準信号
発生手段の出力と移相手段の出力を論理積するアンド回
路と、このアンド回路の出力と位相誤差検出手段の出力
を合成する合成手段とで構成することにより、ＰＬＬ回
路の応答をよ（し、ロックするまでの時間を短縮するよ
うにしたものである。

Ｃ従来の技術 従来のＰＬＬ回路の一例として第５図に示すようなもの
がある。すなわち、同図において、（１）は再生データ
が供給される入力端子であって、この入力端子（１）か
らの再生データは単安定マルチパイプレーク（２）に供
給され、ここで再生データのエツジに応答して一定幅の
パルス信号が形成され、排他的論理和回路（以下、ＥＯ
Ｒ回路と云う）（３）の一方の入力端に供給される。な
お、ここでは単安定マルチパイプレーク（２）とＦＯＲ
回路（３）は位相比較器を構成している。

ＥＯＲ回路（３）の出力側に得られた位相比較出力信号
はローパスフィルタ（４）で電圧信号に変換されて電圧
制御型発振器（５）に供給され、これにより発振器（５
）の発振周波数が制御される。発振器（５）の出力は再
生クロックとして取り出されると共にＥＯＲ回路（３）
の他方の入力端に供給される。

いま、入力端子（１１より第６図Ａに示すような再生デ
ータとしての入力信号Ｓ１が単安定マルチパイプレーク
（２）に供給されると、その出力側には信号Ｓ１のエツ
ジに応答して第６図Ｂに示すような一定幅のパルス信号
Ｓ２が得られる。この信号Ｓ２がＥＯＲ回路（３）の一
方の入力端に供給されると共にＥＯＲ回路（３）の他方
の入力端に第６図Ｃに示すような信号Ｓ３が供給される
。この結果ＥＯＲ回路（３）の出力側には第６図りに示
すような信号Ｓ。

が得られる。

第６図からもわかるように図の左側部分では信号Ｓ３が
信号Ｓ２より進んでいる（信号Ｓ３の立上りエツジが信
号Ｓ２のハイレベルの中心より前にある）ので、その位
相誤差に対応して第６図りの左側に斜線で示すように誤
差分を含む位相比較出力信号Ｓ４が得られ、同様に図の
右側部分では信号Ｓ３が信号Ｓ２より遅れている（信号
Ｓ３の立上りエツジが信号Ｓ２のハイレベルの中心より
後にある）ので、その位相誤差に対応して第６図りの右
側に斜線で示すように誤差分を含む位相比較出力信号Ｓ
４が得られる。なお図の中央部分では信号Ｓ３と信号Ｓ
２の位相が一致している（信号Ｓ３の立上りエツジが信
号Ｓ２のハイレベルの中心と一致している）ので、両者
には位相誤差は存在せず、従って、第６図りの中央部分
からもわかるように位相比較出力信号Ｓ４には誤差分は
含まれていない。

Ｄ　発明が解決しようとする問題点 ところで、第５図の如き構成のＰＬＬ回路の場合、信号
Ｓ２のパルス幅ａがＴＯ／２でないと、信号Ｓ２と８３
の位相誤差と位相比較器の出力すなわち位相比較誤差出
力が±９０°の全域にわたって比例関係になく、その一
部においてのみ比例関係を維持するだけであると云う問
題がある。

第７図はこのときの位相誤差対位相比較器出力の関係を
示すもので、同図において、横軸のΔθは信号Ｓ２とＳ
３の位相誤差、縦軸のΔＶは位相比較器出力を夫々表わ
している。またここでは横軸に信号Ｓ２と８３の位相誤
差を周期で表し、これをΔＴとして示している。

第７図に実線で示すように第５図のようなＰＬＬ回路の
場合、位相誤差対位相比較器出力の関係は±９０°に至
る前に飽和し、±９０゛の全域にわたって比例関係にな
っていないことがわかる。

このことを更に第８図を参照して説明する。信号Ｓ２の
パルス幅ａがａ　＝　Ｔ　ｏ　／　２の場合、第８図の
中欄に示すように、０°〜９０”にわたって信号Ｓ４の
ハイレベルとローレベルの差、つまり位相比較器出力は
信号Ｓ２と８３の位相誤差に比例して変化していること
がわかる。ところが、信号Ｏ ８２のパルス幅ａがａく−の場合、第８図の土間に示１
ように、右より２番目の組の波形と１番目の組の波形の
信号Ｓ２と８３との間には夫々異なった量の位相誤差が
あるにも拘らず、両組の信号Ｓ４を対比して見るとハイ
レベルの占める面積とローレベルの占める面積は両者に
おいて同じである、つまり両組では位相誤差に変化があ
るも位相比較器出力である信号Ｓ４には変化はない、換
言すればΔθ＝９０°近傍では位相誤差と位相比較器出
力は比例せず、飽和状態にあると云える。

なお、このとき位相誤差対位相比較器出力の特性が飽和
する位相誤差角ΔθはΔθ＝９０”ＸΔＴ／（Ｔｏ／２
）　　（但しΔＴ＝□）である。

Ｏ 同時に、信号Ｓ２のパルス幅ａがａ＞−一の場合、第８
図の下欄に示すように、右より２番目の組の波形と１番
目の組の波形の信号Ｓ２と８３との間には夫々異なった
量の位相誤差があるにも拘らず、両組の信号Ｓ４を対比
して見るとハイレベルの占める面積とローレベルの占め
る面積は両者において同じである、つまり両組では位相
誤差に変化があるも位相比較器出力である信号Ｓ４には
変化はない、換言すればΔθ−９０°近傍では位相誤差
と位相比較器出力は比例せず、飽和状態にあると云える
。なお、このとき位相誤差対位相比較器出力の特性が飽
和する位相誤差角ΔθはΔθ＝９０°×ΔＴ／　（Ｔｏ
／２　）このようにして信号Ｓ２のパルス幅ａとＴＯ／
２の間に差があるとその差分だけ位相誤差と位相比較器
出力が比例する関係の範囲は狭くなり、大きく位相がは
ずれたときの位相比較器出力ΔＶが位相誤差に比例して
増加しなくなり、その結果ＰＬＬ回路がロックするまで
の時間が余計にかかることになる。

入力データ（再生データ）の伝送レートが変化するため
に所望の再生クロックの周波数が変化するとき信号Ｓ２
のパルス幅ａが一定であれば、このパルス幅ａはＴ　ｏ
　／　’ｌから差を生じてしまうことになる。従って入
力データの伝送レートが変る場合この欠点つまり位相誤
差と位相比較器出力が比例しないと云う欠点は避けられ
ない。

また、単安定マルチバイブレーク（２）は通常そのパル
ス幅を時定数により決定するが、この時定数は素子のバ
ラツキや温度によって変化し、従って、入力データの伝
送レートが一定の場合においてＴＯ／２が一定であるに
も拘わらず信号ｓ２のパルス幅が変化してしまうので、
上述の欠点は避けられない。

また、位相比較器出力対位相誤差（ΔＶ／Δθ）の関係
は、位相誤差Δθが大きくなっても一定であることが望
ましいが、第５図の如き回路構成の場合、第７図からも
わかるように、位相誤差が±９０°を越すと位相誤差出
力すなわち位相比較器出力ΔＶはだんだん減少してゆき
、ＰＬＬ回路の応答特性が悪い。また、±９０”より大
きな位相誤差に対してその大きさに見合っただけの位相
誤差出力がないと、ＰＬＬ回路の遅延にょゲでは、±　
１８０°でロックしてしまうことも理論的に起こり得る
ことになる。つまり、±　１８０”の点でいわゆる疑似
ロックが生じてしまう危険性がある。

この発明は斯る点に鑑みてなされたもので、±９０°の
全域にわたって位相誤差と位相比較器出力の比例関係を
維持してＰＬＬ回路のロック時間を短縮することができ
ると共にＰＬＬ回路の応答特性を良くし、疑似ロックが
生じないようにすることができるＰＬＬ回路を提供する
ものである。

Ｅ　問題点を解決するための手段 この発明によるＰＬＬ回路は、所定周波数のりロック信
号を発生する電圧制御型発振器（１５）と、クロック信
号Ｓ１と入力データＳ３を位相比較する位相比較器と、
この位相比較器の出力を電圧信号に変換して電圧制御型
発振器（１５）に供給するローパスフィルタ（２１）と
を備えたＰＬＬ回路において、クロック信号Ｓ１に基づ
いて入力データＳ３の位相誤差を検出する位相誤差検出
手段（１１゜１２）と、クロック信号Ｓ１に基づいて位
相誤差を検出する毎に一定幅の基準信号Ｓ７を発生ずる
基準信号発生手段（１３，１４）と、クロック信号Ｓ１
を１／２分周して再生クロックＳ２を得る分周手段（１
６）と、クロック信号Ｓ□に基づいて再生クロックＳ２
を位相シフトする移相手段（１８）と、基準信号発生手
段（１３，１４）の出力Ｓ７と移相手段（１８）の出力
Ｓ８を論理積するアンド回路（１９）と、このアンド回
路（１９）の出力Ｓ９と位相誤差検出手段（１１，１２
）の出力Ｓ６を合成する合成手段（２０）とを備え、こ
の合成手段（２０）の出力Ｓ１゜をローパスフィルタ（
２１）を介して電圧制御発振器（１５）へ供給するよう
に構成している。

Ｆ　作用 電圧制御型発振器（１５）からのクロック信号Ｓ１に基
づいて入力データＳ３の位相誤差を位相誤差検出手段（
１１，１２）で検出する。この位相誤差Ｓ６が検出され
る毎にクロック信号Ｓ１に基づいて一定幅の基準信号Ｓ
工を基準信号発生手段（１３，１４）で発生する。また
分周手段（１６）でクロック信号Ｓ１を１／２分周して
再生クロックＳ２を得、この再生クロックＳ２をクロッ
ク信号Ｓ１に基づいて移相手段（１８）で位相シフトす
る０位相シフトされた再生クロックＳ８と基準信号Ｓ７
をアンド回路（１９）で論理積し、その論理積出力Ｓつ
と検出された位、相誤差Ｓｓを合成手段（２０）で合成
する。そして、この合成出力Ｓ１ｏをローパスフィルタ
（２１）を介して発振器（１５）に供給する。これによ
り、位相誤差Δθと位相比較器出力（位相比較出力信号
）Δ■が±９０°の全域にわたって比例するようになり
、ＰＬＬ回路のロック時間を短縮することができる。ま
た、ＰＬＬ回路の応答特性を良（し、疑似ロックが生じ
ないようにすることができる。

Ｇ　実施例 以下、この発明の一実施例を第１図〜第４図に基づいて
詳しく説明する。

０１回路構成 第１図は本実施例の回路構成を示すもので、同図におい
て、（１０）は再生データ（入力データ）が供給される
入力端子であって、この入力端子（１０）はＤ型フリソ
プフロンプ回路（１１）の入力端子りに接続されると共
にＥＯＲ回路（１２）の一方の入力端に接続され、フリ
ップフロップ回路（１１）の出力端子ＱはＤ型フリフプ
フロップ回路（１３）の入力端子りに接続されると共に
ＥＯＲ回路（１２）の他方の入力端に接続され、フリッ
プフロップ回路（１１）の反転出力端子ｄはＥＯＲ回路
（１４）の一方の入力端に接続され、フリップフロップ
回路（１３）の出力端子ＱはＥＯＲ回路（１４）の他方
の入力端に接続される。

（１５）は電圧制御型発振器であって、この発振器（１
５）の出力側はフリップフロップ回路（１１）及び（１
３）のクロック端子に接続されると共にＤ型フリップフ
ロップ回路（１６）のクロック端子に接続され、更にイ
ンバータ（１７）を介してＤ型フリップフロップ回路（
１８）のクロック端子に接続される。フリップフロップ
回路（１６）の反転出力端子石は自己の入力端子りに接
続されると共にフリップフロップ回路（１８）の入力端
子りに接続される。

ＥＯＲ回路（１４）の出力端はアンド回路（１９）の一
方の入力端に接続され、フリップフロップ回路（１８）
の出力端子Ｑはアンド回路（１９）の他方の入力端に接
続される。ＥＯＲ回路（１２）の出力端はオア回路（２
０）の一方の入力端に接続され、アンド回路（１９）の
出力端はオア回路（２０）の他方の入力端に接続される
。オア回路（２０）の出力端はロアパスフィルタ（２１
）を介して発振器（１５）の入力側に接続される。

Ｇ２動作説明 次に第１図の回路動作を第２図の信号波形を参照して説
明する。

いま、発振器（１５）より第２図Ａに示すようなりロッ
ク信号Ｓ１が発生されると、この信号Ｓ１はフリップフ
ロップ回路（１１）　、　　（１３）及び（１６）のク
ロック端子に供給されると共にインバータ（１７）を介
してフリップフロップ回路（１８）のクロック端子に供
給される。すると、フリップフロップ回路（１６）の出
力端子Ｑには信号Ｓ１が１／２分周されて第２図Ｂに示
すような信号Ｓ２が再生クロックとして取り出される。

この信号Ｓ２はフリップフロップ回路（１８）の入力端
子りに供給される。この結果フリップフロップ回路（１
８）の出力端子Ｑには信号８２が所定量遅延されて第２
図Ｈに示すようなＳ８が得られる。この信号Ｓ８はアン
ド回路（１９）の地方の入力端に供給される。

また、入力端子（１０）から第２図Ｃに示すような信号
Ｓ３が再生データ（入力データ）としてフ・リップフロ
ップ回路（１１）の入力端子りに供給され、この結果フ
リップフロップ回路（１１）の出力端子Ｑには第２図り
に示すような信号Ｓ４が得られる。この信号Ｓ４はフリ
ップフロップ回路（１３）の入力端子りに供給され、こ
の結果フリップフロップ回路（１３）の出力端子Ｑには
第２図Ｅに示すような信号Ｓ５が得られる。

信号Ｓ３とＳ４はＥＯＲ回路（１２）の各入力端に供給
され、この結果ＥＯＲ回路（１２）の出力側には第２図
Ｆに示すような正極性の信号Ｓ６が誤差信号として取り
出される。この信号Ｓ６は第２図Ｆに斜線で示したよう
に、高レベルのときがイネーブル（付勢）状態である。

そして、この信号Ｓ６はその立下りが発振器（１５）か
らのクロック信号Ｓ１またはこれに関連した信号Ｓ２，
３４等に依存しており、その立上りが入力データとして
の信号Ｓ３に依存しており、立上りより立下りまでの期
間を誤差信号としている。

また、信号りとＳｓはＥＯＲ回路（１４）の各入力端に
供給され、この結果ＥＯＲ回路（１４）の出力側には第
２図Ｇに示すような負極性の信号Ｓ７が基準信号として
取り出される。この信号Ｓ７は第２図Ｇに斜線で示すよ
うに、低レベルのときがイネーブル状態である。そして
、この信号Ｓ７はその立上りも、立下りも発振器（１５
）のクロック信号Ｓ工またはこれに関連した信号Ｓ２．
３４等に依存している。そのためこの信号Ｓ７は基準信
号と呼ばれる。

信号８丁と８８はアンド回路（１９）の各入力端に供給
され、この結果アンド回路（１９）の出力側には第２図
■に示すような信号Ｓ９が得られる。

この信号Ｓｓは信号Ｓεと共にオア回路（２０）の各入
力端に供給されて合成され、この結果オア回路（２０）
の出力側には第２図Ｊに示すような信号３１０が位相比
較器の出力信号として取り出される。

つまり、実質的に信号Ｓｓ、Ｓｖと信号Ｓ８との間でＳ
＋ｏ＝Ｓｓ　＋Ｓｖ　　・Ｓｓなる式により信号Ｓｓ。

を生成し、これが位相比較出力信号となる。なお、信号
Ｓ１ａは信号Ｓ６の正を第１に、信号Ｓ７の負を第２に
優先的に出力し、信号Ｓ６が負、信号Ｓ７が正の時に限
り、信号Ｓ８が信号Ｓｓｏに出力されるものである。

第２図からもわかるように、再生データである信号Ｓ３
の第１トランジエントでは信号Ｓ２が信号Ｓ３・より遅
れている（信号Ｓ２の立下りが信号Ｓ３の第１トランジ
エントより後にある）ので、その位相誤差に対応して第
２図Ｊに斜線で示すように誤差分を含む位相比較出力信
号ＳＩＯが得られ、また信号Ｓ３の第３トランジエント
では信号Ｓ２が信号Ｓ３より進んでいる（信号Ｓ２の立
下りが信号Ｓ３の第３トランジエントより前にある）の
で、その位相誤差に対応して第２図Ｊに斜線で示すよう
に誤差分を含む位相比較出力信号Ｓ１ｏが得られる。同
様に信号Ｓ３の第４トランジエントでは信号Ｓ２が信号
Ｓ３より進み、信号Ｓ３の第５トランジエントでは信号
Ｓ２が信号Ｓ３より遅れているので、夫々の位相誤差に
対応して第２図Ｊに斜線で示すように誤差分を含む位相
比較出力信号Ｓ１ｏが得られる。なお、信号３３の第２
トランジエントでは信号Ｓ２と信号Ｓ３は位相が一致し
ているので、第２図Ｊに示すように誤差分を含む位相誤
差出力信号は何も現われない。

次に第３図を用いて本実施例では信号Ｓ２と８３の位相
誤差が９０°を越えるようになると位相比較出力信号Ｓ
１ｏは位相誤差が９０°のときと同じ量のレベルになる
ことを説明する。第３図Ａは位相誤差ΔθがΔθ＝Ｏ°
の場合で、信号Ｓεの高レベルの占める面積と信号Ｓ７
の低レベルの占める面積は同じであり、従って、位相比
較出力信号Ｓ１゜がＴｏの期間に占める高レベルと低レ
ベルの占める面積は等しい。

ところが位相誤差Δθが０°くΔθ≦９０°になると、
第３図Ｂに示すように、信号Ｓ６の高レベルの占める面
積はその位相誤差分に応じてＴｏ／２を越えて広がりこ
れに対応して信号３１０の高レベルの占める面積もＴ　
ｏ　／　２を越えて広がる。つまり、位相誤差Δθが０
°より９０°の間では位相比較出力信号５１ｏ（ΔＶ）
は位相誤差Δθに比例して変化する。

そして、位相誤差Δθが９０°≦Δθ≦１８０°になる
と、第３図Ｃに示すように、信号Ｓｓの高レベルの占め
る面積はその位相誤差分に応じてＴ。

／２を越えて広がるも、信号ＳＩＯの高レベルの占める
面積は位相誤差Δθが９０°の場合と同じである。つま
り位相比較器出力信号Ｓ１ｏはΔθが９０゜を越えるよ
うになると飽和してΔθ＝９０°のときと同じ値になる
。

第４図はこの関係を示したもので、位相誤差Δθが±９
０°変化するとこれに比例して位相比較器出力ΔＶも変
化して、更に位相誤差Δθが９０゜を越えて１８０°ま
で変化するとそのときの位相比較器出力ΔＶはΔθ＝９
０°のときと同じ値に一定に保持されることがわかる。

Ｈ発明の効果 上述の如くこの発明によれば、所定周波数のクロック信
号に基づいて入力データの位相誤差を検出し、この位相
誤差を検出する毎に一定幅の基準信号を発生し、この基
準信号と位相シフトした再生クロックとを論理積し、こ
の論理積出力と位相誤差検出出力を合成して位相比較出
力信号を得るようにしたので、入力データと再生クロッ
クの位相誤差と位相比較出力信号（位相比較器出力）の
比例関係を±９０°の全域にわたって維持でき、ＰＬＬ
回路のクロック時間を短縮することができる。また、±
９０’以上の位相誤差に対して±９０゜と同じ位相比較
出力信号を出力するから、従来の±９０°９０°位相比
較出力信号が減少するものに比べてＰＬＬ回路の応答特
性を良くすることができ、更に±　１８０°近傍で疑似
ロックするような危険性を防止することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
及び第３図は動作説明に供するための信号波形図、第４
図は本発明による位相誤差対位相比較器出力特性図、第
５図は従来回路の一例を示す回路構成図、第６図は第５
図の動作説明に供するための信号波形図、第７図は従来
の位相誤差対位相比較器出力特性図、第８図は従来の動
作説明図である。 （１１）、（１３）、（１６）、（１８）はＤ型フリッ
プフロップ回路、（１２）、（１４）は排他的論理和（
ＥＯＲ）回路、（１５）は電圧制御型発振器、（１９）
はアンド回路、（２０）はオア回路、（２１）はローパ
スフィルタである。

Claims (1)

1. 【特許請求の範囲】 所定周波数のクロック信号を発生する電圧制御型発振器
   と、 上記クロック信号と入力データを位相比較する位相比較
   器と、 該位相比較器の出力を電圧信号に変換して上記電圧制御
   型発振器に供給するローパスフィルタとを備えたＰＬＬ
   回路において、 上記クロック信号に基づいて入力データの位相誤差を検
   出する位相誤差検出手段と、 上記クロック信号に基づいて上記位相誤差を検出する毎
   に一定幅の基準信号を発生する基準信号発生手段と、 上記クロック信号を１／２分周して再生クロックを得る
   分周手段と、 上記クロック信号に基づいて上記再生クロックを位相シ
   フトする移相手段と、 上記基準信号発生手段の出力と上記移相手段の出力を論
   理積するアンド回路と、 該アンド回路の出力と上記位相誤差検出手段の出力を合
   成する合成手段と を備え、該合成手段の出力を上記ローパスフィルタを介
   して上記電圧制御発振器へ供給するようにしたことを特
   徴とするＰＬＬ回路。