JPS6177169A - Ｐｌｌ回路におけるロツク安定化装置 - Google Patents
Ｐｌｌ回路におけるロツク安定化装置Info
- Publication number
- JPS6177169A JPS6177169A JP59199767A JP19976784A JPS6177169A JP S6177169 A JPS6177169 A JP S6177169A JP 59199767 A JP59199767 A JP 59199767A JP 19976784 A JP19976784 A JP 19976784A JP S6177169 A JPS6177169 A JP S6177169A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- data
- pll circuit
- duty
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の［１１用分野〕
この全明番よ記録媒体を用いたデジタル記録装置の信号
復調時１こ機能するＰＬＬ回路（ＰｈａｓｅＬｏｏｋ
Ｌｏｏｐ ｃｉｒｃｕｉｔ ）における０７り安定化装
置に関するものである。
復調時１こ機能するＰＬＬ回路（ＰｈａｓｅＬｏｏｋ
Ｌｏｏｐ ｃｉｒｃｕｉｔ ）における０７り安定化装
置に関するものである。
一従来のデジタル記録装置におけるＰＬＬ回路は、ＭＦ
Ｍ信号の場合を例にすると、第３図に示すような構成で
ある。すなわち、位相比較を行なうデジタルタイプの位
相比（咬器（１）、時定数の異なる二つのローパスフィ
ルタ（ＬＰＦ）（２）。
Ｍ信号の場合を例にすると、第３図に示すような構成で
ある。すなわち、位相比較を行なうデジタルタイプの位
相比（咬器（１）、時定数の異なる二つのローパスフィ
ルタ（ＬＰＦ）（２）。
（３）、電圧制御型発振器（Ｖ ＣＯ） （４）を基本
として構成されている。そして実ハ］Ｃヒ装置では、デ
ータ？こより速（ＰＬＬ回路をロックさせ、ロノクシよ
ずれを起こさないようにロック検知回路（５）が設けら
れ、ロック検知回路（５）によって時定数の小さいロー
パスフィルタ（Ｌ Ｐ Ｆ ） （２）から時定数の大
きいａ−バスフィルタ（ＬｐＦ）（３））こ切換わるよ
うになっている。なお、図ンこおいて（６）は遅延回路
、（７）はクロック成分がＭ Ｆ Ｍ信号にない状態で
は位相比較器（１）に比較信号を与えないようにするた
めのフィードバックパルス選択回路、（８）は電圧制御
型発振器（ＶＣＯ）（４）の出力を分周する分周回路で
ある。
として構成されている。そして実ハ］Ｃヒ装置では、デ
ータ？こより速（ＰＬＬ回路をロックさせ、ロノクシよ
ずれを起こさないようにロック検知回路（５）が設けら
れ、ロック検知回路（５）によって時定数の小さいロー
パスフィルタ（Ｌ Ｐ Ｆ ） （２）から時定数の大
きいａ−バスフィルタ（ＬｐＦ）（３））こ切換わるよ
うになっている。なお、図ンこおいて（６）は遅延回路
、（７）はクロック成分がＭ Ｆ Ｍ信号にない状態で
は位相比較器（１）に比較信号を与えないようにするた
めのフィードバックパルス選択回路、（８）は電圧制御
型発振器（ＶＣＯ）（４）の出力を分周する分周回路で
ある。
従来のＭＦＭ宵号ンこよるＰ Ｌ Ｌ回路は上記のよう
に構成され、はじめ時定数の小さいローパスフィルタ（
Ｌ Ｐ Ｆ ） （２）が選択され、これνこよって電
圧制御型発振器（ＶＣＯ）（４）の応答を速くさせ、ロ
ック検知回路（５）がロック検知Ｐこ基づく信号を出力
すると、時定数の大きいローパスフィルタ（Ｌ Ｐ Ｆ
） （３）に切換えて電圧制御型発振器（Ｖ ＣＯ）
（４）ノ応Ｗ ’；ｔ Ｉｃ フ＜ Ｌ／ ”ＣＬ’
Ｌ Ｌ ｆｉｌ路のロックはずれの発′Ｌを抑えてい
るのである。
に構成され、はじめ時定数の小さいローパスフィルタ（
Ｌ Ｐ Ｆ ） （２）が選択され、これνこよって電
圧制御型発振器（ＶＣＯ）（４）の応答を速くさせ、ロ
ック検知回路（５）がロック検知Ｐこ基づく信号を出力
すると、時定数の大きいローパスフィルタ（Ｌ Ｐ Ｆ
） （３）に切換えて電圧制御型発振器（Ｖ ＣＯ）
（４）ノ応Ｗ ’；ｔ Ｉｃ フ＜ Ｌ／ ”ＣＬ’
Ｌ Ｌ ｆｉｌ路のロックはずれの発′Ｌを抑えてい
るのである。
また、Ｍｌ’Ｍ信号ｅこよる場合、クロック＋＆分が信
号中にない伏σ演があるので、このような（易合ｅこは
フィードバックパルス選択回路（７）によって位イ゛ロ
比咬ｆｆＭ（１））こ比１咬信号を与えないよう？こし
てＰＬＬ回路のロック状態の安定化が計られるのである
。■ＦＭ信＋ｉｌ）、（ａｌ）とフィードバックパルス
＋ｈｌ、□、ｂ１）の関保は第４図に示すとおりである
。すなわち、第４図に示すイ）はＮＲＺ＠号で、（ロ）
はこのＮＲＺ信号に対応するＭ Ｆ Ｍ は号である。
号中にない伏σ演があるので、このような（易合ｅこは
フィードバックパルス選択回路（７）によって位イ゛ロ
比咬ｆｆＭ（１））こ比１咬信号を与えないよう？こし
てＰＬＬ回路のロック状態の安定化が計られるのである
。■ＦＭ信＋ｉｌ）、（ａｌ）とフィードバックパルス
＋ｈｌ、□、ｂ１）の関保は第４図に示すとおりである
。すなわち、第４図に示すイ）はＮＲＺ＠号で、（ロ）
はこのＮＲＺ信号に対応するＭ Ｆ Ｍ は号である。
Ｍ Ｆ Ｍ信号（１１１１１はＮＲＺ＠−号（イ）Ｐこ
対応する〜ＩＦＭ百号（ロ）の変化点に対して負パルス
を発生させたもので、これをＭ Ｆ Ｍデータ（ａｌ）
とする。ＭＦＭｌｉ号（ａ）４；ｉ前５ｄ Ｍ Ｆ Ｍ
チー タ（ａ ｌ ） 全遅延させたものである。さ
らにフィードバックパにス（ｈｌ）Ｇ！電圧制＃ ５
ｉ ４６１９ （Ｖ Ｃ’ ０ ） （４）＋７） 出
力（Ｃ）を１／２分周したもので、フィードバックパル
スｉｂｉ ＆ｉ Ｐ、ｌ Ｆ Ｍデータ（ａｌ）の負パ
ルスｅこ対応してフィードバックパルス（ｂｌ）のクロ
ックのエツジから作られる。そして、Ｍ Ｆ Ｍ ｌ信
号（りとフィードバックパルス（ｂｌ ’）のクロック
から作られたフィードバックパルス（ｂｌとが位相比ｊ
咬器（１）及びロック検知回路（５）の比較データとな
るのである。
対応する〜ＩＦＭ百号（ロ）の変化点に対して負パルス
を発生させたもので、これをＭ Ｆ Ｍデータ（ａｌ）
とする。ＭＦＭｌｉ号（ａ）４；ｉ前５ｄ Ｍ Ｆ Ｍ
チー タ（ａ ｌ ） 全遅延させたものである。さ
らにフィードバックパにス（ｈｌ）Ｇ！電圧制＃ ５
ｉ ４６１９ （Ｖ Ｃ’ ０ ） （４）＋７） 出
力（Ｃ）を１／２分周したもので、フィードバックパル
スｉｂｉ ＆ｉ Ｐ、ｌ Ｆ Ｍデータ（ａｌ）の負パ
ルスｅこ対応してフィードバックパルス（ｂｌ）のクロ
ックのエツジから作られる。そして、Ｍ Ｆ Ｍ ｌ信
号（りとフィードバックパルス（ｂｌ ’）のクロック
から作られたフィードバックパルス（ｂｌとが位相比ｊ
咬器（１）及びロック検知回路（５）の比較データとな
るのである。
上記のような従来のＰＬＴ、回路は、ローパス７ イル
ｐ （２） 、 （３）の切換え？こよりロックはずれ
の発生を抑えフィードバックパルス選択回路（７）＆こ
よってロック状態の安定化が計られているが、記録媒体
ｐこ大きなドロップアウトがあり、ＭＦｆ４データ（ａ
ｌ）のデユーティが大きく劣化した場合でも位相比較が
行なわれるので、このような場合にはＰＬＬ回路がロッ
クはずれを起こしやすくなるといった問題点がある。范
５図ばＭＦＭデータ（ａｌ）のデユーティが悪い場合を
示したもので、フィードバックパルス（ｂｌ）は電王Ｉ
Ｉ ＠ ５ 発振ｉ＝ （Ｖ ＣＯ） （４） ノ出力
Ｃ） ｆ） ｌ ／ ２分周であるが、Ｍ ＦＭ （Ｎ
＄ａ）とフィードバックパルス（１））の信号比１咬
が行なわれることから実際？こけロックしているフィー
ドバックパルス（ｂｌ）のクロックがはずれてゆくこと
ｅこなるのである。
ｐ （２） 、 （３）の切換え？こよりロックはずれ
の発生を抑えフィードバックパルス選択回路（７）＆こ
よってロック状態の安定化が計られているが、記録媒体
ｐこ大きなドロップアウトがあり、ＭＦｆ４データ（ａ
ｌ）のデユーティが大きく劣化した場合でも位相比較が
行なわれるので、このような場合にはＰＬＬ回路がロッ
クはずれを起こしやすくなるといった問題点がある。范
５図ばＭＦＭデータ（ａｌ）のデユーティが悪い場合を
示したもので、フィードバックパルス（ｂｌ）は電王Ｉ
Ｉ ＠ ５ 発振ｉ＝ （Ｖ ＣＯ） （４） ノ出力
Ｃ） ｆ） ｌ ／ ２分周であるが、Ｍ ＦＭ （Ｎ
＄ａ）とフィードバックパルス（１））の信号比１咬
が行なわれることから実際？こけロックしているフィー
ドバックパルス（ｂｌ）のクロックがはずれてゆくこと
ｅこなるのである。
本発明はかかる間１．′貝点を解決するためになされた
もので、デユーティの・思い（信号ｅこよるＰＬＬ回路
のロックはずれを防止することができるＰ Ｌ Ｌ回路
におけるロック安定化装置を得ることを目的とする。
もので、デユーティの・思い（信号ｅこよるＰＬＬ回路
のロックはずれを防止することができるＰ Ｌ Ｌ回路
におけるロック安定化装置を得ることを目的とする。
〔間１点を解決するための手段〕
本発明Ｐこ係るＰＬＬ回Ｖｒｐこおけるロック安定ｒヒ
装置は、百号のデユーティが鵠くなったときに信号に同
期検出用のウィンドウを生成するウィンａ成回路と、こ
れの出力を制御信号として制御されるデータゲルトとを
ＰＬＬ回路に組込んだものである。
装置は、百号のデユーティが鵠くなったときに信号に同
期検出用のウィンドウを生成するウィンａ成回路と、こ
れの出力を制御信号として制御されるデータゲルトとを
ＰＬＬ回路に組込んだものである。
〔問題点を解決するための手段の作用〕この発明におい
ては、ウィンＰ、成回路が信成回路の出力で信号の通過
が制御され、信号のデユーティが悪くなったとぎには位
相比較が禁止される。
ては、ウィンＰ、成回路が信成回路の出力で信号の通過
が制御され、信号のデユーティが悪くなったとぎには位
相比較が禁止される。
第１図は本発明の一実施例を示すデジタル記録装置の信
号復調時ンこ機能するＭ Ｆ Ｍ信号によるＰＬＬ回路
を示すもので、図面符号（１）〜（７）＆を前述した従
来のものと全く同一のものである。
号復調時ンこ機能するＭ Ｆ Ｍ信号によるＰＬＬ回路
を示すもので、図面符号（１）〜（７）＆を前述した従
来のものと全く同一のものである。
本例のＰＬＬ回路ｔ？−おける特徴は、ウインメ芋成回
路（９）とデータゲート００よりなる安定化装置が組込
まれていることと、電圧制御型発振器（ｖ ＣＯ）（４
）の出力を分周する分周回路αＤが１／２分周でなくｌ
／８分周であることである。従つ−（ｐＬＬ回路のロッ
ク周波数しよデータクロックの８倍となっている。ウィ
ン＾成回路（９）は、ロック検知回路（５）のロック検
知信号（「）がロック検知によってＨｌ からＬｏｗ
になるタイミングで１乍動し、０．５Ｔおきに−０
，１２５Ｔ （１／８Ｔ ）のウィンドウをもつデータ
ウィンドウ（ｄｌを出力する。ウィンド電数回路（９）
のデータウィンドウ（ｄｌは、データゲートＱｄｔこ制
御信号として入力されるようになっていて、データウィ
ンドウ（ｄ）がト［１の時にはデータゲートＱｌは開か
れ、Ｌｏｗの時Ｅこはデータゲート（１０は閉じられる
のである。
路（９）とデータゲート００よりなる安定化装置が組込
まれていることと、電圧制御型発振器（ｖ ＣＯ）（４
）の出力を分周する分周回路αＤが１／２分周でなくｌ
／８分周であることである。従つ−（ｐＬＬ回路のロッ
ク周波数しよデータクロックの８倍となっている。ウィ
ン＾成回路（９）は、ロック検知回路（５）のロック検
知信号（「）がロック検知によってＨｌ からＬｏｗ
になるタイミングで１乍動し、０．５Ｔおきに−０
，１２５Ｔ （１／８Ｔ ）のウィンドウをもつデータ
ウィンドウ（ｄｌを出力する。ウィンド電数回路（９）
のデータウィンドウ（ｄｌは、データゲートＱｄｔこ制
御信号として入力されるようになっていて、データウィ
ンドウ（ｄ）がト［１の時にはデータゲートＱｌは開か
れ、Ｌｏｗの時Ｅこはデータゲート（１０は閉じられる
のである。
なお、データゲート０１が開かれた時１こはＭ Ｆ Ｍ
データ（ａｌ）の通過が許され、閉じた時にはＭＦ Ｍ
データ（ａｌ）の１ｍ過は制限されるものである。従っ
て、第１図１こ示すようにデータゲートα０が閉じてい
る時？こデータ（ａ２）が入力されても、フィードバッ
ク選択回路（７）ではデータの存在を検知できず、フィ
ードバックパルス（ｂ）を出力しない。すなわち、デー
タゲー）ＱＯが閉じている時には比較信号がなくなり、
位相比較器（１）は位相の変化を示す出力を出さない。
データ（ａｌ）の通過が許され、閉じた時にはＭＦ Ｍ
データ（ａｌ）の１ｍ過は制限されるものである。従っ
て、第１図１こ示すようにデータゲートα０が閉じてい
る時？こデータ（ａ２）が入力されても、フィードバッ
ク選択回路（７）ではデータの存在を検知できず、フィ
ードバックパルス（ｂ）を出力しない。すなわち、デー
タゲー）ＱＯが閉じている時には比較信号がなくなり、
位相比較器（１）は位相の変化を示す出力を出さない。
ＭＦＭ信号の場合データ（ａ２）の間隔は、データクロ
ックの周期をＩＴとするとＩＴ、１．５Ｔ、２Ｔの３通
りがあるので、データウィンドウ（ｄ）は０．５Ｔ お
ぎに１／８Ｔのウィンドウを設け、データのもつジッタ
成分を通常存在するであろう一１／８Ｔに制限するので
ある。つまり、安定化装置番よＰＬＬ回路を従来の４倍
の周波数にロックさせるとともに、ＭＦＭデータ（ａｌ
）にウィンドウを設けて記録媒体ｅこ大きなドロップア
ウトがありＭＦＭデータ（ａｌ）のデユーティが悪くな
った場合の位相比較をデータゲートＱＯの制御？こより
禁止し、ＰＬＬ回路のロックはずれを防止するのである
。なお、ＰＬＬ回路がデータのクロックンこロックする
までは従来と同様、時定数の小さいローパスフィルタＣ
Ｌ Ｐ Ｆ ） （”）が選択され、ロック検知（信号
（ａ）と信号（ｂ）の立下りが数ノクルス２こ渡って一
致すること）に基づくロック検知信号（ｆ）によって時
定数の大きいローノぐスフイルり（Ｌ Ｐ Ｆ ） （
ａ）に切換えられるのである。また、ＭＦＭデータ（ａ
ｌ ）のもつジッタ成分を一１／８以内にするとともｔ
こデータゲートαＯの制御信号でもあるデータウィンド
ウｆｄｌはＭ Ｆ Ｍデータ（ａｌ） のクロックの
８倍の周波数の電圧制御型発振３３（ＶＣＯ）とデータ
クロック（ｅ）、ロック険知信υ・（「）があればロジ
ｙり回路で而単に作ることができ、データゲートαＯも
ＡＮＤ回路又は０几回路によるロジック回路で簡１′ト
に構成できる。
ックの周期をＩＴとするとＩＴ、１．５Ｔ、２Ｔの３通
りがあるので、データウィンドウ（ｄ）は０．５Ｔ お
ぎに１／８Ｔのウィンドウを設け、データのもつジッタ
成分を通常存在するであろう一１／８Ｔに制限するので
ある。つまり、安定化装置番よＰＬＬ回路を従来の４倍
の周波数にロックさせるとともに、ＭＦＭデータ（ａｌ
）にウィンドウを設けて記録媒体ｅこ大きなドロップア
ウトがありＭＦＭデータ（ａｌ）のデユーティが悪くな
った場合の位相比較をデータゲートＱＯの制御？こより
禁止し、ＰＬＬ回路のロックはずれを防止するのである
。なお、ＰＬＬ回路がデータのクロックンこロックする
までは従来と同様、時定数の小さいローパスフィルタＣ
Ｌ Ｐ Ｆ ） （”）が選択され、ロック検知（信号
（ａ）と信号（ｂ）の立下りが数ノクルス２こ渡って一
致すること）に基づくロック検知信号（ｆ）によって時
定数の大きいローノぐスフイルり（Ｌ Ｐ Ｆ ） （
ａ）に切換えられるのである。また、ＭＦＭデータ（ａ
ｌ ）のもつジッタ成分を一１／８以内にするとともｔ
こデータゲートαＯの制御信号でもあるデータウィンド
ウｆｄｌはＭ Ｆ Ｍデータ（ａｌ） のクロックの
８倍の周波数の電圧制御型発振３３（ＶＣＯ）とデータ
クロック（ｅ）、ロック険知信υ・（「）があればロジ
ｙり回路で而単に作ることができ、データゲートαＯも
ＡＮＤ回路又は０几回路によるロジック回路で簡１′ト
に構成できる。
以上、実施例による説明からも明らかなようをこ本発明
は、デジタル記録装置における記録媒体ンこ記録された
彼変調信号より同期クロックを検出するＰＬＬ回路にお
いて、前記記録媒体のドロップアウトで信号のデユーテ
ィが悪くなったとぎに信号に同期検出用のウィンドウを
生成するウィンＶ鳴ミ成回路を設け、この出力で前記Ｐ
ＬＬ回路に設けたデータゲートを制御してＰＬＬ回路の
位相比較を禁止させるロック安定ｒヒ装置であるから、
データのデユーティが悪くなってもデータのジッタを制
限しＰＬＬ回路のロックはずれを能力防止することがで
き、ＰＬＬ回路のロック状態を安定なものとしうる。
は、デジタル記録装置における記録媒体ンこ記録された
彼変調信号より同期クロックを検出するＰＬＬ回路にお
いて、前記記録媒体のドロップアウトで信号のデユーテ
ィが悪くなったとぎに信号に同期検出用のウィンドウを
生成するウィンＶ鳴ミ成回路を設け、この出力で前記Ｐ
ＬＬ回路に設けたデータゲートを制御してＰＬＬ回路の
位相比較を禁止させるロック安定ｒヒ装置であるから、
データのデユーティが悪くなってもデータのジッタを制
限しＰＬＬ回路のロックはずれを能力防止することがで
き、ＰＬＬ回路のロック状態を安定なものとしうる。
第１図は本発明の一実施例を示すＰＬＴ、回路のブロッ
ク構成図、第２図は第１図のＰＬＬ回路の動作説明用線
図、第３図は従来例としてのＰＬＬ回路のブロック構成
図、第４図はその動作説明用線図、第５図は同じくデユ
ーティが・薄い信号のときの動作説明用線図である。図
において、（１）は位相比較ＩＭ 、（２） 、 （３
）はローパスフィルｐ （Ｌ Ｐ Ｆ ） 、 （４）
＆ｆ 電圧制御５ 発）Ｅ器（Ｖ Ｃ！０ ’） 、
（５）はロック検知回路、（７）４よフィードバック選
択回路、（９）はウィンドへ吸回路、ＱＯはデータゲー
ト、αυ一本分周回路である。な匂、図中同一符号は同
−又は相当部分を示す。
ク構成図、第２図は第１図のＰＬＬ回路の動作説明用線
図、第３図は従来例としてのＰＬＬ回路のブロック構成
図、第４図はその動作説明用線図、第５図は同じくデユ
ーティが・薄い信号のときの動作説明用線図である。図
において、（１）は位相比較ＩＭ 、（２） 、 （３
）はローパスフィルｐ （Ｌ Ｐ Ｆ ） 、 （４）
＆ｆ 電圧制御５ 発）Ｅ器（Ｖ Ｃ！０ ’） 、
（５）はロック検知回路、（７）４よフィードバック選
択回路、（９）はウィンドへ吸回路、ＱＯはデータゲー
ト、αυ一本分周回路である。な匂、図中同一符号は同
−又は相当部分を示す。
Claims (1)
- 記録媒体を用いたデジタル記録装置における記録媒体に
記録された被変調信号より同期クロックを検出するＰＬ
Ｌ回路において、前記記録媒体のドロップアウトで信号
のデューティが悪くなったときに信号に同期検出用のウ
インドウを生成するウインドウ生成回路を設け、このウ
インドウ生成回路の出力で前記ＰＬＬ回路に設けたデー
タゲートを制御して前記ＰＬＬ回路の位相比較器による
位相比較を禁止したことを特徴とするＰＬＬ回路におけ
るロック安定化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199767A JPS6177169A (ja) | 1984-09-25 | 1984-09-25 | Ｐｌｌ回路におけるロツク安定化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199767A JPS6177169A (ja) | 1984-09-25 | 1984-09-25 | Ｐｌｌ回路におけるロツク安定化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177169A true JPS6177169A (ja) | 1986-04-19 |
Family
ID=16413276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199767A Pending JPS6177169A (ja) | 1984-09-25 | 1984-09-25 | Ｐｌｌ回路におけるロツク安定化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272324A (ja) * | 1988-04-25 | 1989-10-31 | Nec Corp | ディジタル位相制御回路 |
-
1984
- 1984-09-25 JP JP59199767A patent/JPS6177169A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01272324A (ja) * | 1988-04-25 | 1989-10-31 | Nec Corp | ディジタル位相制御回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5909130A (en) | Digital lock detector for phase-locked loop | |
| US5809097A (en) | Low jitter phase detector for phase locked loops | |
| US6954510B2 (en) | Phase-locked loop lock detector circuit and method of lock detection | |
| US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
| KR100335697B1 (ko) | 주파수 편차 검출 장치 및 방법 | |
| JPH0449822B2 (ja) | ||
| JPH02202119A (ja) | 周波数追跡システム | |
| JPS6177169A (ja) | Ｐｌｌ回路におけるロツク安定化装置 | |
| US6218907B1 (en) | Frequency comparator and PLL circuit using the same | |
| JPH11317729A (ja) | クロックデータリカバリ回路 | |
| JPH05315950A (ja) | Ｐｌｌ回路 | |
| JP2556542B2 (ja) | 同期回路 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JPS61189093A (ja) | 同期回路 | |
| JP4364446B2 (ja) | 位相比較回路 | |
| RU1774497C (ru) | Устройство фазовой автоподстройки частоты | |
| JPH01108812A (ja) | 位相同期回路 | |
| JPS6333029A (ja) | 位相同期発振回路 | |
| JPS6355252B2 (ja) | ||
| JPH0763148B2 (ja) | 位相同期回路 | |
| JPS61265934A (ja) | ビツト同期回路 | |
| JPH0621808A (ja) | クロック再生回路 | |
| JPH02301223A (ja) | Ｐｌｌ回路 | |
| JPS62165436A (ja) | 位相比較器 | |
| JPH0575448A (ja) | Ｄｐｌｌ装置 |