JPH0563048B2 - - Google Patents
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- JPH0563048B2 JPH0563048B2 JP62098401A JP9840187A JPH0563048B2 JP H0563048 B2 JPH0563048 B2 JP H0563048B2 JP 62098401 A JP62098401 A JP 62098401A JP 9840187 A JP9840187 A JP 9840187A JP H0563048 B2 JPH0563048 B2 JP H0563048B2
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- 238000001514 detection method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデイジタル位相比較器に係り、特にフ
エーズ・ロツクト・ループ内に用いられ、２つの
デイジタル信号の位相及び周波数差を判定して出
力するデイジタル位相比較器に関する。
エーズ・ロツクト・ループ内に用いられ、２つの
デイジタル信号の位相及び周波数差を判定して出
力するデイジタル位相比較器に関する。
従来の技術
デイジタル信号のフエーズ・ロツクト・ループ
（以下「PLL」という）では、入力デイジタル信
号と電圧制御型発振器の出力デイジタル信号との
位相比較を行なう位相比較回路が必要とされる。
（以下「PLL」という）では、入力デイジタル信
号と電圧制御型発振器の出力デイジタル信号との
位相比較を行なう位相比較回路が必要とされる。
従来の位相比較回路は例えば総合電子出版社、
柳沢健著、「PLL（位相同期ループ）応用回路」
第136頁乃至第139頁に記載の如く、位相及び周波
数差を進み／遅れ別に判定して出力する位相比較
器と、位相比較器の出力をそろえるチヤージポン
プとより構成されている。
柳沢健著、「PLL（位相同期ループ）応用回路」
第136頁乃至第139頁に記載の如く、位相及び周波
数差を進み／遅れ別に判定して出力する位相比較
器と、位相比較器の出力をそろえるチヤージポン
プとより構成されている。
第３図は従来の位相比較器１０とチヤージポン
プ１１との一例の回路図を示す。位相比較器１０
は、入来する第１及び第２のデイジタル信号（信
号Ｒ，Ｖ）の位相及び周波数の差を判定して、そ
れぞれ第１及び第２のレベル（Ｈレベル、Ｌレベ
ル）を有する第１及び第２の判定信号（信号Ｕ，
Ｄ）を生成するデイジタル位相比較器である。
プ１１との一例の回路図を示す。位相比較器１０
は、入来する第１及び第２のデイジタル信号（信
号Ｒ，Ｖ）の位相及び周波数の差を判定して、そ
れぞれ第１及び第２のレベル（Ｈレベル、Ｌレベ
ル）を有する第１及び第２の判定信号（信号Ｕ，
Ｄ）を生成するデイジタル位相比較器である。
ナンド回路Ｇ１〜Ｇ３が信号Ｒのエツジを検出
する第１の検出回路を構成し、ナンド回路Ｇ４〜
Ｇ６が信号Ｖのエツジを検出する第２の検出回路
を構成している。また、ナンド回路Ｇ７，Ｇ８は
第１の判定信号Ｕを生成する第１の生成回路を構
成し、この第１の生成回路は、前記第１及び第２
の検出回路の出力信号が供給され、第１のデイジ
タル信号Ｒの立下がりエツジが検出された場合に
Ｌレベルの判定信号Ｕを生成し、第２のデイジタ
ル信号Ｖの立下がりエツジが検出された場合にＨ
レベルの判定信号Ｕを生成する。
する第１の検出回路を構成し、ナンド回路Ｇ４〜
Ｇ６が信号Ｖのエツジを検出する第２の検出回路
を構成している。また、ナンド回路Ｇ７，Ｇ８は
第１の判定信号Ｕを生成する第１の生成回路を構
成し、この第１の生成回路は、前記第１及び第２
の検出回路の出力信号が供給され、第１のデイジ
タル信号Ｒの立下がりエツジが検出された場合に
Ｌレベルの判定信号Ｕを生成し、第２のデイジタ
ル信号Ｖの立下がりエツジが検出された場合にＨ
レベルの判定信号Ｕを生成する。
ナンド回路Ｇ７，Ｇ９は第２の判定信号Ｄを生
成する第２の生成回路を構成し、この第２の生成
回路は、前記第１及び第２の検出回路の出力信号
が供給され、第２のデイジタル信号Ｖの立下がり
エツジが検出された場合にＬレベルの判定信号Ｄ
を生成し、第１のデイジタル信号Ｒの立下がりエ
ツジが検出された場合にＨレベルの判定信号Ｄを
生成する。同図中、端子１２に入来する第４図Ｂ
に示す如き入力デイジタル信号Ｒはナンド回路Ｇ
１に供給され、端子１３に入来する第４図Ｃに示
す如き電圧制御型発振器から帰還されるデイジタ
ル信号Ｖはナンド回路Ｇ６に供給される。
成する第２の生成回路を構成し、この第２の生成
回路は、前記第１及び第２の検出回路の出力信号
が供給され、第２のデイジタル信号Ｖの立下がり
エツジが検出された場合にＬレベルの判定信号Ｄ
を生成し、第１のデイジタル信号Ｒの立下がりエ
ツジが検出された場合にＨレベルの判定信号Ｄを
生成する。同図中、端子１２に入来する第４図Ｂ
に示す如き入力デイジタル信号Ｒはナンド回路Ｇ
１に供給され、端子１３に入来する第４図Ｃに示
す如き電圧制御型発振器から帰還されるデイジタ
ル信号Ｖはナンド回路Ｇ６に供給される。
端子１４には第４図Ａに示すリセツト信号RS
が入来し、ナンド回路Ｇ１，Ｇ３，Ｇ４，Ｇ６
夫々に供給される。リセツト信号RSがＨレベル
となりリセツトが解除されると、ナンド回路Ｇ
２，Ｇ３が構成するフリツプフロツプの出力信号
Ｒ・FF、及びナンド回路Ｇ４，Ｇ５が構成する
フリツプフロツプの出力信号Ｖ・FFが第４図Ｄ，
Ｅに示す如く立上がる。
が入来し、ナンド回路Ｇ１，Ｇ３，Ｇ４，Ｇ６
夫々に供給される。リセツト信号RSがＨレベル
となりリセツトが解除されると、ナンド回路Ｇ
２，Ｇ３が構成するフリツプフロツプの出力信号
Ｒ・FF、及びナンド回路Ｇ４，Ｇ５が構成する
フリツプフロツプの出力信号Ｖ・FFが第４図Ｄ，
Ｅに示す如く立上がる。
この後、信号Ｒの立下がりによるナンド回路Ｇ
８の出力信号Ｕは第４図Ｇに示す如く立下がり、
信号Ｖの立下がりによりナンド回路Ｇ７，Ｇ９
夫々の出力信号FB，Ｄ夫々は第４図Ｆ，Ｈに示
す如く立下がる。更に、信号FBの立下がりによ
り信号Ｕ，Ｄ夫々が立上がる。信号Ｕ，Ｄは信号
Ｒ，Ｖの位相及び周波数差を表わす判定信号であ
り、信号Ｖが信号Ｒより位相が遅れていれば、信
号Ｕ，Ｄ夫々はＬレベル、Ｈレベルとなり、信号
Ｖが信号Ｒより位相が進んでいれば信号Ｕ，Ｄ
夫々はＨレベル、Ｌレベルとなり、信号Ｖ，Ｒの
位相が一致したとき信号Ｕ，Ｄは共にＨレベルと
なる。
８の出力信号Ｕは第４図Ｇに示す如く立下がり、
信号Ｖの立下がりによりナンド回路Ｇ７，Ｇ９
夫々の出力信号FB，Ｄ夫々は第４図Ｆ，Ｈに示
す如く立下がる。更に、信号FBの立下がりによ
り信号Ｕ，Ｄ夫々が立上がる。信号Ｕ，Ｄは信号
Ｒ，Ｖの位相及び周波数差を表わす判定信号であ
り、信号Ｖが信号Ｒより位相が遅れていれば、信
号Ｕ，Ｄ夫々はＬレベル、Ｈレベルとなり、信号
Ｖが信号Ｒより位相が進んでいれば信号Ｕ，Ｄ
夫々はＨレベル、Ｌレベルとなり、信号Ｖ，Ｒの
位相が一致したとき信号Ｕ，Ｄは共にＨレベルと
なる。
信号Ｕ，Ｄはチヤージポンプ１１に供給され、
信号Ｕ、インバータ１５で反転された信号Ｄ夫々
により電界効果トランジスタＰ１，Ｎ１がスイツ
チングされる。これによつて端子１６より第４図
Ｉに示す波形の信号が出力される。第４図Ｉにお
いて破線部は端子１６がハイインピーダンス状態
であり、×印部はレベルが不定であることを示す。
信号Ｕ、インバータ１５で反転された信号Ｄ夫々
により電界効果トランジスタＰ１，Ｎ１がスイツ
チングされる。これによつて端子１６より第４図
Ｉに示す波形の信号が出力される。第４図Ｉにお
いて破線部は端子１６がハイインピーダンス状態
であり、×印部はレベルが不定であることを示す。
発明が解決しようとする問題点
上記チヤージポンプ出力の不定部は信号Ｄに生
じたノイズｎ１及び信号Ｕに生じたノイズｎ２
夫々が原因となつて発生する。ノイズｎ１，ｎ２
は、ナンド回路Ｇ６，Ｇ１の出力が直接ナンド回
路Ｇ９，Ｇ８に供給されると共に、ナンド回路Ｇ
７を通つてナンド回路Ｇ９，Ｇ８に供給されるた
め、ナンド回路Ｇ７の遅延時間の影響により生じ
る。ナンド回路Ｇ７の出力信号FBは４個のナン
ド回路Ｇ３，Ｇ４，Ｇ８，Ｇ９に供給されて負荷
容量が大であるためにナンド回路Ｇ７の遅延時間
が大であり、例えばナンド回路Ｇ３の遅延時間が
1.4nsec程度としたときナンド回路Ｇ７の遅延時
間は5nsec程度である。
じたノイズｎ１及び信号Ｕに生じたノイズｎ２
夫々が原因となつて発生する。ノイズｎ１，ｎ２
は、ナンド回路Ｇ６，Ｇ１の出力が直接ナンド回
路Ｇ９，Ｇ８に供給されると共に、ナンド回路Ｇ
７を通つてナンド回路Ｇ９，Ｇ８に供給されるた
め、ナンド回路Ｇ７の遅延時間の影響により生じ
る。ナンド回路Ｇ７の出力信号FBは４個のナン
ド回路Ｇ３，Ｇ４，Ｇ８，Ｇ９に供給されて負荷
容量が大であるためにナンド回路Ｇ７の遅延時間
が大であり、例えばナンド回路Ｇ３の遅延時間が
1.4nsec程度としたときナンド回路Ｇ７の遅延時
間は5nsec程度である。
ここで、信号Ｒ，Ｖの周波数が低い場合には、
信号Ｕ，ＤのＬレベル期間τ1，τ2に比してノイズ
ｎ１，ｎ２のパルス幅が小さいので無視できる。
しかし、信号Ｒ，Ｖが色副搬送波の如く周波数
3.58MHzと高い場合には、期間τ1，τ2に比してノ
イズｎ１，ｎ２のパルス幅が大きくなり、チヤー
ジポンプ出力の不安部の比率が大でPLLの安定
性が悪くなるという問題点があつた。
信号Ｕ，ＤのＬレベル期間τ1，τ2に比してノイズ
ｎ１，ｎ２のパルス幅が小さいので無視できる。
しかし、信号Ｒ，Ｖが色副搬送波の如く周波数
3.58MHzと高い場合には、期間τ1，τ2に比してノ
イズｎ１，ｎ２のパルス幅が大きくなり、チヤー
ジポンプ出力の不安部の比率が大でPLLの安定
性が悪くなるという問題点があつた。
本発明は上記の点に鑑みてなされたものであ
り、ノイズの発生を防止してPLLの安定性を向
上する位相比較器を提供することを目的とする。
り、ノイズの発生を防止してPLLの安定性を向
上する位相比較器を提供することを目的とする。
問題点を解決するための手段
本発明のデイジタル位相比較器において、第１
の論理回路は、第１の検出回路の出力信号と、第
２の判定信号とが供給され、第２の判定信号のレ
ベルが第２のレベルの状態では、第１のデイジタ
ル信号のエツジが検出された場合でも、第１の判
定信号が第１のレベルを維持するように第１の生
成回路を制御する。
の論理回路は、第１の検出回路の出力信号と、第
２の判定信号とが供給され、第２の判定信号のレ
ベルが第２のレベルの状態では、第１のデイジタ
ル信号のエツジが検出された場合でも、第１の判
定信号が第１のレベルを維持するように第１の生
成回路を制御する。
第２の論理回路は、第２の検出回路の出力信号
と、第１の判定信号とが供給され、第１の判定信
号のレベルが第２のレベルの状態では、第２のデ
イジタル信号のエツジが検出された場合でも、第
２の判定信号が第１のレベルを維持するように第
２の生成回路を制御する。
と、第１の判定信号とが供給され、第１の判定信
号のレベルが第２のレベルの状態では、第２のデ
イジタル信号のエツジが検出された場合でも、第
２の判定信号が第１のレベルを維持するように第
２の生成回路を制御する。
作 用
本発明においては、第１の論理回路が設けられ
ているので、第２の判定信号がＬレベルとなつて
いる期間に第１の判定信号がＬレベルとなること
が防止され、第１の判定信号にノイズが発生する
ことが防止される。また、第２の論理回路が設け
らているので第１の判定信号がＬレベルとなつて
いる期間に第２の判定信号がＬレベルとなること
が防止され、第２の判定信号にノイズが発生する
ことが防止される。
ているので、第２の判定信号がＬレベルとなつて
いる期間に第１の判定信号がＬレベルとなること
が防止され、第１の判定信号にノイズが発生する
ことが防止される。また、第２の論理回路が設け
らているので第１の判定信号がＬレベルとなつて
いる期間に第２の判定信号がＬレベルとなること
が防止され、第２の判定信号にノイズが発生する
ことが防止される。
実施例
第１図は本発明の位相比較器の一実施例の回路
図を示す。ナンド回路Ｇ１〜Ｇ３が信号Ｒのエツ
ジを検出する第１の検出回路を構成し、ナンド回
路Ｇ４〜Ｇ６が信号Ｖのエツジを検出する第２の
検出回路を構成している。また、ナンド回路Ｇ
７，Ｇ８は第１の判定信号Ｕを生成する第１の生
成回路を構成し、この第１の生成回路は、前記第
１及び第２の検出回路の出力信号が供給され、第
１のデイジタル信号Ｒの立下がりエツジが検出さ
れた場合にＬレベルの判定信号Ｕを生成し、第２
のデイジタル信号Ｖの立下がりエツジが検出され
た場合にＨレベルの判定信号Ｕを生成する。
図を示す。ナンド回路Ｇ１〜Ｇ３が信号Ｒのエツ
ジを検出する第１の検出回路を構成し、ナンド回
路Ｇ４〜Ｇ６が信号Ｖのエツジを検出する第２の
検出回路を構成している。また、ナンド回路Ｇ
７，Ｇ８は第１の判定信号Ｕを生成する第１の生
成回路を構成し、この第１の生成回路は、前記第
１及び第２の検出回路の出力信号が供給され、第
１のデイジタル信号Ｒの立下がりエツジが検出さ
れた場合にＬレベルの判定信号Ｕを生成し、第２
のデイジタル信号Ｖの立下がりエツジが検出され
た場合にＨレベルの判定信号Ｕを生成する。
ナンド回路Ｇ７，Ｇ９は第２の判定信号Ｄを生
成する第２の生成回路を構成し、この第２の生成
回路は、前記第１及び第２の検出回路の出力信号
が供給され、第２のデイジタル信号Ｖの立下がり
エツジが検出された場合にＬレベルの判定信号Ｄ
を生成し、第１のデイジタル信号Ｒの立下がりエ
ツジが検出された場合にＨレベルの判定信号Ｄを
生成する。
成する第２の生成回路を構成し、この第２の生成
回路は、前記第１及び第２の検出回路の出力信号
が供給され、第２のデイジタル信号Ｖの立下がり
エツジが検出された場合にＬレベルの判定信号Ｄ
を生成し、第１のデイジタル信号Ｒの立下がりエ
ツジが検出された場合にＨレベルの判定信号Ｄを
生成する。
本実施例の特徴は、上述のデイジタル位相比較
器に、ナンド回路Ｇ１０による第１の論理回路
と、ナンド回路Ｇ１１による第２の論理回路とを
追加したことである。
器に、ナンド回路Ｇ１０による第１の論理回路
と、ナンド回路Ｇ１１による第２の論理回路とを
追加したことである。
第１の論理回路Ｇ１０は、前記した第１の検出
回路の出力信号と、第２の判定信号Ｄとが供給さ
れ、第２の判定信号ＤのレベルがＬレベルの状態
では、第１のデイジタル信号Ｒの立下がりエツジ
が検出された場合でも、第１の判定信号ＵがＨレ
ベルを維持するように第１の生成回路（特にナン
ド回路Ｇ８）を制御する。
回路の出力信号と、第２の判定信号Ｄとが供給さ
れ、第２の判定信号ＤのレベルがＬレベルの状態
では、第１のデイジタル信号Ｒの立下がりエツジ
が検出された場合でも、第１の判定信号ＵがＨレ
ベルを維持するように第１の生成回路（特にナン
ド回路Ｇ８）を制御する。
第２の論理回路Ｇ１１は、前記した第２の検出
回路の出力信号と、第１の判定信号Ｕとが供給さ
れ、第１の判定信号ＵのレベルがＬレベルの状態
では、第２のデイジタル信号Ｖの立下がりエツジ
が検出された場合でも、第２の判定信号ＤがＨレ
ベルを維持するように第２の生成回路（特にナン
ド回路Ｇ９）を制御する。
回路の出力信号と、第１の判定信号Ｕとが供給さ
れ、第１の判定信号ＵのレベルがＬレベルの状態
では、第２のデイジタル信号Ｖの立下がりエツジ
が検出された場合でも、第２の判定信号ＤがＨレ
ベルを維持するように第２の生成回路（特にナン
ド回路Ｇ９）を制御する。
第１図中、第３図と同一部分には同一符号を付
してあり、以下、その部分の具体的説明は省略す
る。
してあり、以下、その部分の具体的説明は省略す
る。
第１図において、端子１２，１３夫々に入来す
る第２図Ｂ，Ｃに示するデイジタル信号Ｒ，Ｖ
夫々はナンド回路Ｇ１，Ｇ６夫々に供給される。
また端子１４に入来する第２図Ａに示すリセツト
信号RSはナンド回路Ｇ１，Ｇ３，Ｇ４，Ｇ６に
供給される。
る第２図Ｂ，Ｃに示するデイジタル信号Ｒ，Ｖ
夫々はナンド回路Ｇ１，Ｇ６夫々に供給される。
また端子１４に入来する第２図Ａに示すリセツト
信号RSはナンド回路Ｇ１，Ｇ３，Ｇ４，Ｇ６に
供給される。
ナンド回路Ｇ１の出力はナンド回路Ｇ２，Ｇ７
に供給されると共に、アンド回路Ｇ１０に供給さ
れ、ナンド回路Ｇ６の出力はナンド回路Ｇ５，Ｇ
７に供給されると共にアンド回路Ｇ１１に供給さ
れる。
に供給されると共に、アンド回路Ｇ１０に供給さ
れ、ナンド回路Ｇ６の出力はナンド回路Ｇ５，Ｇ
７に供給されると共にアンド回路Ｇ１１に供給さ
れる。
ナンド回路Ｇ３と共にフリツプフロツプを構成
するナンド回路Ｇ２の出力する第２図Ｄに示す信
号Ｒ・FFはナンド回路Ｇ７，Ｇ８に供給され、
ナンド回路Ｇ４と共にフリツプフロツプを構成す
るナンド回路Ｇ５の出力する第２図Ｅに示す信号
Ｖ・FFはナンド回路Ｇ７，Ｇ９に供給される。
ナンド回路Ｇ７は第２図Ｆに示す信号FBを生成
してナンド回路Ｇ３，Ｇ４，Ｇ８，Ｇ９に供給す
る。
するナンド回路Ｇ２の出力する第２図Ｄに示す信
号Ｒ・FFはナンド回路Ｇ７，Ｇ８に供給され、
ナンド回路Ｇ４と共にフリツプフロツプを構成す
るナンド回路Ｇ５の出力する第２図Ｅに示す信号
Ｖ・FFはナンド回路Ｇ７，Ｇ９に供給される。
ナンド回路Ｇ７は第２図Ｆに示す信号FBを生成
してナンド回路Ｇ３，Ｇ４，Ｇ８，Ｇ９に供給す
る。
第１の論理回路であるアンド回路Ｇ１０はナン
ド回路Ｇ１，Ｇ９夫々の出力信号を供給されて、
第２図Ｇに示す信号UGを生成してナンド回路Ｇ
８に供給する。第２の論理回路であるアンド回路
Ｇ１１はナンド回路Ｇ６，Ｇ８夫々の出力信号を
供給されて第２図Ｈに示す信号DGを生成してナ
ンド回路Ｇ９に供給する。つまり、アンド回路Ｇ
１０，Ｇ１１はナンド回路Ｇ９，Ｇ８の出力信号
Ｄ，ＵがＨレベルとなつた後、ナンド回路Ｇ１，
Ｇ６が出力するＨレベルの信号を取り出してナン
ド回路Ｇ８，Ｇ９に供給する。
ド回路Ｇ１，Ｇ９夫々の出力信号を供給されて、
第２図Ｇに示す信号UGを生成してナンド回路Ｇ
８に供給する。第２の論理回路であるアンド回路
Ｇ１１はナンド回路Ｇ６，Ｇ８夫々の出力信号を
供給されて第２図Ｈに示す信号DGを生成してナ
ンド回路Ｇ９に供給する。つまり、アンド回路Ｇ
１０，Ｇ１１はナンド回路Ｇ９，Ｇ８の出力信号
Ｄ，ＵがＨレベルとなつた後、ナンド回路Ｇ１，
Ｇ６が出力するＨレベルの信号を取り出してナン
ド回路Ｇ８，Ｇ９に供給する。
ナンド回路Ｇ８は第２図Ｉに示す判定信号Ｕを
生成して、端子２０より第３図に示すチヤージポ
ンプ１１に供給すると共にナンド回路Ｇ１，Ｇ１
１に帰還する。ナンド回路Ｇ９は第２図Ｊに示す
判定信号Ｄを生成して端子２１よりチヤージポン
プ１１に供給すると共にナンド回路Ｇ６，Ｇ１０
に帰還する。
生成して、端子２０より第３図に示すチヤージポ
ンプ１１に供給すると共にナンド回路Ｇ１，Ｇ１
１に帰還する。ナンド回路Ｇ９は第２図Ｊに示す
判定信号Ｄを生成して端子２１よりチヤージポン
プ１１に供給すると共にナンド回路Ｇ６，Ｇ１０
に帰還する。
ここで、リセツト後、信号Ｒの立下がりからナ
ンド回路Ｇ１、アンド回路Ｇ１０の遅延時間後に
信号Ｕが立上がり、更にナンド回路Ｇ８の遅延時
間後に信号Ｕが立下がる。次に信号Ｖの立下がり
からナンド回路Ｇ６，Ｇ７の遅延時間後に信号
FBが立下がる。従来はこの時点でノイズｎ１が
発生しているが、本実施例では、上記信号FBの
立下がりからナンド回路Ｇ８の遅延時間後に信号
Ｕが立上がつた後、アンド回路Ｇ１１はナンド回
路Ｇ６の出力するＨレベルの信号を取り出して信
号DGを立上げる。
ンド回路Ｇ１、アンド回路Ｇ１０の遅延時間後に
信号Ｕが立上がり、更にナンド回路Ｇ８の遅延時
間後に信号Ｕが立下がる。次に信号Ｖの立下がり
からナンド回路Ｇ６，Ｇ７の遅延時間後に信号
FBが立下がる。従来はこの時点でノイズｎ１が
発生しているが、本実施例では、上記信号FBの
立下がりからナンド回路Ｇ８の遅延時間後に信号
Ｕが立上がつた後、アンド回路Ｇ１１はナンド回
路Ｇ６の出力するＨレベルの信号を取り出して信
号DGを立上げる。
従つて、判定信号ＵがＬレベルである期間に判
定信号ＤがＬレベルとなることが禁止されノイズ
ｎ１の発生が防止される。同様にして判定信号Ｕ
に従来の如きノイズｎ２の発生が防止される。
定信号ＤがＬレベルとなることが禁止されノイズ
ｎ１の発生が防止される。同様にして判定信号Ｕ
に従来の如きノイズｎ２の発生が防止される。
また、従来回路では信号Ｕ，ＤのＬレベル期間
τ1，τ2夫々が信号Ｒ，Ｖの位相差よりノイズｎ
１，ｎ２夫々のパルス幅だけ長くなつている。こ
れに対して本実施例では信号Ｕは、信号Ｒの立下
がりからナンド回路Ｇ１，Ｇ８及びアンド回路Ｇ
１０の遅延時間後に立下がり、かつ信号Ｖの立下
がりからナンド回路Ｇ６，Ｇ７，Ｇ８の遅延時間
後に立上がつて、信号Ｒ，Ｖの位相差と同一のＬ
レベル期間である。同様に信号Ｄは、信号Ｖの立
下がりからナンド回路Ｇ６，Ｇ９及びアンド回路
Ｇ１１の遅延時間後に立下がり、かつ信号Ｒの立
下がりからナンド回路Ｇ１，Ｇ７，Ｇ９の遅延時
間後に立上がつて、信号Ｖ，Ｒの位相差と同一の
Ｌレベル期間である。これによつて信号Ｒ，Ｖの
位相差を正確に判定した判定信号Ｕ，Ｄを得るこ
とができる。
τ1，τ2夫々が信号Ｒ，Ｖの位相差よりノイズｎ
１，ｎ２夫々のパルス幅だけ長くなつている。こ
れに対して本実施例では信号Ｕは、信号Ｒの立下
がりからナンド回路Ｇ１，Ｇ８及びアンド回路Ｇ
１０の遅延時間後に立下がり、かつ信号Ｖの立下
がりからナンド回路Ｇ６，Ｇ７，Ｇ８の遅延時間
後に立上がつて、信号Ｒ，Ｖの位相差と同一のＬ
レベル期間である。同様に信号Ｄは、信号Ｖの立
下がりからナンド回路Ｇ６，Ｇ９及びアンド回路
Ｇ１１の遅延時間後に立下がり、かつ信号Ｒの立
下がりからナンド回路Ｇ１，Ｇ７，Ｇ９の遅延時
間後に立上がつて、信号Ｖ，Ｒの位相差と同一の
Ｌレベル期間である。これによつて信号Ｒ，Ｖの
位相差を正確に判定した判定信号Ｕ，Ｄを得るこ
とができる。
従つて、第１図の端子２０，２１より判定信号
Ｕ，Ｄを供給されたチヤージポンプ１１の出力信
号は第２図Ｋに示す如くなり、従来の如き不安部
がなく、PLLの安定性が向上する。なお、第２
図Ｋの破線部はチヤージポンプの出力端子がハイ
インピーダンス状態であることを示す。
Ｕ，Ｄを供給されたチヤージポンプ１１の出力信
号は第２図Ｋに示す如くなり、従来の如き不安部
がなく、PLLの安定性が向上する。なお、第２
図Ｋの破線部はチヤージポンプの出力端子がハイ
インピーダンス状態であることを示す。
発明の効果
上述の如く、本発明の位相比較器によれば、第
１及び第２の判定信号夫々のノイズを除去するこ
とができ、これによつてチヤージポンプ出力が不
定になることがなくまた、第１及び第２のデイジ
タル信号の位相差を正確に判定できPLLの安定
性が向上する。
１及び第２の判定信号夫々のノイズを除去するこ
とができ、これによつてチヤージポンプ出力が不
定になることがなくまた、第１及び第２のデイジ
タル信号の位相差を正確に判定できPLLの安定
性が向上する。
第１図は本発明の位相比較器の一実施例の回路
図、第２図は第１図の回路の信号タイミングチヤ
ート、第３図は従来の位相比較回路の一例の回路
図、第４図は第３図の回路の信号タイミングチヤ
ートである。 Ｇ１〜Ｇ９……ナンド回路、Ｇ１０，Ｇ１１…
…アンド回路、Ｐ１，Ｐ２……電界効果トランジ
スタ。
図、第２図は第１図の回路の信号タイミングチヤ
ート、第３図は従来の位相比較回路の一例の回路
図、第４図は第３図の回路の信号タイミングチヤ
ートである。 Ｇ１〜Ｇ９……ナンド回路、Ｇ１０，Ｇ１１…
…アンド回路、Ｐ１，Ｐ２……電界効果トランジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ 入来する第１及び第２のデイジタル信号の位
相及び周波数の差を判定して、それぞれ第１及び
第２のレベルを有する第１及び第２の判定信号を
生成するデイジタル位相比較器であり、 前記第１のデイジタル信号が供給されその信号
のエツジを検出する第１の検出回路と、 前記第２のデイジタル信号が供給されその信号
のエツジを検出する第２の検出回路と、 前記第１及び第２の検出回路の出力信号が供給
され、前記第１のデイジタル信号のエツジが検出
された場合に前記第２のレベル、前記第２のデイ
ジタル信号のエツジが検出された場合に前記第１
のレベルの第１の判定信号を生成する第１の生成
回路と、 前記第１及び第２の検出回路の出力信号が供給
され、前記第２のデイジタル信号のエツジが検出
された場合に前記第２のレベル、前記第１のデイ
ジタル信号のエツジが検出された場合に前記第１
のレベルの第２の判定信号を生成する第２の生成
回路とを備えたデイジタル位相比較器において、 前記第１の検出回路の出力信号と、前記第２の
判定信号とが供給され、前記第２の判定信号のレ
ベルが前記第２のレベルの状態では、前記第１の
デイジタル信号のエツジが検出された場合でも、
前記第１の判定信号が前記第１のレベルを維持す
るように前記第１の生成回路を制御する第１の論
理回路と、 前記第２の検出回路の出力信号と、前記第１の
判定信号とが供給され、前記第１の判定信号のレ
ベルが前記第２のレベルの状態では、前記第２の
デイジタル信号のエツジが検出された場合でも、
前記第２の判定信号が前記第１のレベルを維持す
るように前記第２の生成回路を制御する第２の論
理回路とを設けたことを特徴とするデイジタル位
相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098401A JPS63263820A (ja) | 1987-04-21 | 1987-04-21 | デイジタル位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62098401A JPS63263820A (ja) | 1987-04-21 | 1987-04-21 | デイジタル位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263820A JPS63263820A (ja) | 1988-10-31 |
| JPH0563048B2 true JPH0563048B2 (ja) | 1993-09-09 |
Family
ID=14218809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62098401A Granted JPS63263820A (ja) | 1987-04-21 | 1987-04-21 | デイジタル位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63263820A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581980B2 (ja) * | 1989-08-11 | 1997-02-19 | シャープ株式会社 | ディジタル位相比較器 |
| JP2639213B2 (ja) * | 1990-11-16 | 1997-08-06 | 日本電気株式会社 | 位相比較器 |
| JP5277694B2 (ja) * | 2008-04-03 | 2013-08-28 | 日本電気株式会社 | 半導体集積回路 |
-
1987
- 1987-04-21 JP JP62098401A patent/JPS63263820A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63263820A (ja) | 1988-10-31 |
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