JPH0339412B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はデジタル信号処理機能をもつカラー
テレビジヨン受像機の為の２つの集積回路から成
るキツトに関する。

前記２つの集積回路は２つの位相クロツク信号
を作る為のフエイズロツクドループ構成で実現さ
れるクロツクオシレータを含む。前記フエイズロ
ツクドループの位相比較回路段は第１の集積回路
内に構成されており、またフエイズロツクドルー
プの電圧制御オシレータは第２の集積回路の中に
構成されている。電圧制御オシレータの電圧コン
トロール信号は最大２つの接続ラインを介して第
１の集積回路から第２の集積回路に供給される。
このような集積回路キツトは1982年３月発行のイ
ンターメタル誌の“DIGIT 2000 VLSI−Digital
−TV−System”のページ１−３、１−４、４
−１から４−４、８−１から８−５に記載されて
いる。数字４で始まるページは集積回路
MAA2200を参照しており、数字８で始まるペー
ジは集積回路MEA2600を参照している。ページ
８−２に於いては、集積回路MEA2600に集積回
路化されたところの電圧制御オシレータはフエイ
ズロツクドループの他の部分、つまり、集積回路
MAA2200の中に集積回路化された位相比較回路
とともにフエイズロツクドループを形成する。位
相比較回路段は外部ロウパスフイルタ、すなわ
ち、２つの集積回路の外部に構成されたロウパス
フイルタに制御信号を与える。このロウパスフイ
ルタによつて前記制御信号から前記電圧制御オシ
レータの為の同調電圧（tuning voltage）が得ら
れる。

ところで、このような集積回路キツトに於いて
は、外部個別部品を除去することが望まれてい
る。それに加えて、集積回路キツトと外部ロウパ
スフイルタとの間の空間的な分離は容量結合やイ
ンダクタンス結合と同様、電圧降下による雑音結
合の為に制御ループの直流及び交流電圧の変動を
招く。

この発明の目的はローパスフイルタに必要な外
部部品が除去され、その結果、ローパスフイルタ
の機能が集積回路部分で置き換えられるように従
来の集積回路キツトをさらに具体化するところに
ある。これに関して、第２の集積回路への電圧コ
ントロール信号の伝送にはすでに存在する２つの
接続ライン以上のラインが要求されないように注
意が払われた。このような問題を解決する為に、
位相比較信号のデジタル伝送、及びデジタルロウ
パスフイルタとして集積回路キツト内にローパス
フイルタを組み込むことが図られた。

この発明に従えば、第１の集積回路はデジタル
ロウパスフイルタを有する位相比較段を有し、第
２の集積回路はフエイズロツクドループの電圧制
御オシレータを有する。デジタルコントロール信
号は接続ラインを介して第２の集積回路に供給さ
れる。第２の集積回路はクロツク信号をカウント
するとともに、リセツト入力端子が対応するデー
タクロツク信号を伝送する第２の接続ラインに接
続されたカウンタを有する。第２の集積回路はさ
らに、クロツク入力端子が第２の入力端子に接続
され、直列入力端子が第１の接続ラインに接続さ
れたシフトレジスタを有する。第２の集積回路は
入力端子がシフトレジスタの並行出力端子に接続
され、イネーブル入力端子がカウンタのカウンタ
−リーデイング出力端子に於いて、次の関係を有
するように選択されたカウンタ−リーデイング出
力端子に接続された記憶デバイスを有する。

Ｘ／Ｆ１／Fd 但し、Ｘ：選択されたカウンタ−リーデイング
出力端子ｘの数値。

Ｆ：クロツク信号の周波数。

Fd：データクロツク信号の周波数。

第２の集積回路は入力端子が記憶デバイスの出
力端子に接続され、出力端子が電圧制御オシレー
タのコントロール入力端子に接続されるデジタ
ル／アナログコンバータ（以下、Ｄ／Ａコンバー
タと称する）を有する。

この発明によれば、コントロール信号用の外部
集積回路を無くし得、かつコントロール信号の伝
送の為に多くて２つの接続ラインで済み、さら
に、場合によつてはこの接続ラインが１つで済
む。

以下、図面を参照してこの発明の一実施例を詳
細に説明する。

第１図は第１の集積回路ic１と第２の集積回路
ic２とから成る集積回路キツトの一部を図式的か
つブロツク図の形で示すものである。この発明に
関しては、これら図示の部分が各集積回路に必須
の回路部分を振り分けるようにフエイズロツクド
ループを構成するということが重要である。この
ように、第１の集積回路ic１の中には、特に、出
力側にデジタルロウパスフイルタtpを備えた位相
比較段Ｐが設けられている。一方、第２の集積回
路ic２の中には電圧制御オシレータvcが構成され
ている。この発明に従えば、オシレータvcの電
圧を制御するコントロール信号csは第１の接続ラ
インｌ１を介して第１の集積回路ic１から第２の
集積回路ic２に伝送される。この発明の特徴に関
して、これらのコントロール信号は第２図ｃに示
されるデジタル信号である。

データクロツク信号fdはデジタルコントロール
信号csの同時伝送の為に第２の接続ラインｌ２上
で伝送される。第２図ｂはデータクロツク信号fd
の関して時間機能としてのこれを示すものであ
る。データクロツク信号fdは入力端子に電圧制御
オシレータ（クロツクオシレータ）vcによつて
生成されたクロツク信号f₁，f₂の１つが供給され
るような第１の集積回路ic１内の適当な段で生成
されるであろう。

クロツク信号f₁，f₂の一方が与えられる。第２
図に示されるような時間の機能として信号曲線は
データクロツク信号fdが分周比４の分周回路Ｉに
よつて第１のクロツク信号ｆ１から得られること
を示している。

第２の集積回路ic２は電圧制御オシレータvcで
作られる第１のクロツク信号ｆ１が印加されるカ
ウンテイング入力端子ezを有する第１のカウンタ
ｚ１を含む。したがつて、第１のカウンタｚ１は
これらクロツクパルスをカウントする。カウンタ
ｚ１は第２の接続ラインｌ２に接続されるリセツ
ト入力端子erを有し、このリセツト入力端子erに
は、データクロツク信号fdが供給される。

さらに、第２の集積回路ic２はデジタルコント
ロール信号csを受ける為の第１の接続ラインｌ１
に接続された直列入力端子esをもつシフトレジス
タsrを含む。シフトレジスタsrのクロツク入力端
子etは第２の接続ラインｌ２に接続され、これに
よつてデータクロツク信号fdが供給される。シフ
トレジスタsrの並列出力端子は記憶デバイスｓの
並列入力端子に接続されている。

記憶デバイスｓはデジタル／アナログコンバー
タdaの並列入力端子に接続されている並列出力
端子を有する。記憶デバイスｓは第１のカウンタ
ｚ１の１つのカウンタリーデイング出力端子ｘに
接続されるイネーブル入力端子euを有する。こ
の場合、カウンタリーデイング出力端子ｘはその
カウント出力が次の関係を満たすように選択され
ている。

ｘ／Ｆ１／Fd 但し、Ｆ：クロツク信号ｆ１，ｆ２の周波数 Fd：データクロツク信号fdの周波数 もし、第１図に示すような発明に従つた構成が
正論理で動作するならば、第１のカウンタｚ１の
リセツト入力端子erは２つの２進信号レベルＨ，
Ｌのむしろ負レベルＬに応答してリセツトされ
る。しかしながら、記憶デバイスｓのイネーブル
入力端子euはカウンタ−リーデイング出力端子
ｘに於ける対応するＨレベルに応答する。言い換
えれば、カウンタｚ１のカウンタ−リーデイング
出力端子ｘの出力レベルがＨレベになると、シフ
トレジスタsrの並列出力端子に出力されたデジタ
ル信号は記憶デバイスｓのに書き込まれる。この
書き込みは第１の接続ラインｌ１を介して伝送さ
れるデータワードの終りで実行される。このデー
タワードの終りはデータクロツク信号fdの供給を
停止し、第２の接続ラインｌ２を第２図ｂに示す
ように永久Ｈレベルにクランプすることによつて
決定される。この永久Ｈレベルの為に、第１のカ
ウンタｚ１はカウント出力Ｘに到達することがで
きる。そして、その結果、記憶デバイスｓに対す
るデータの書き込みが開始される。データクロツ
ク信号fdの存在期間、第１のカウンタｚ１はこれ
をリセツトするデータクロツク信号fdの中に周期
的に含まれるＬレベルの為にカウンタ出力Ｘに到
達することができない。コントロール信号csの持
続期間に於けるデータクロツク信号fdの一時的な
割り当ての為に、同様に第２の集積回路ic２に与
えられる回路ｚ１，da，sr，ｓの為に、デジタル
コントロール信号の伝送には２つの接続ラインｌ
１，ｌ２で十分である。

デジタルコントロール信号csとデータクロツク
信号fdの間の時間の関係はシフトレジスタsrに対
するデータのシフトが以前のシフトサイクルと比
較して個々の段が停止状態になつた後、つまりデ
ータが安定になつた時、生じるように選択されて
いる。第２図に於いて、これは２つの小さな円に
よつて印されたデータクロツク信号fdのエツジに
よつて左側に示される。立ち下がりエツジではデ
ータ入力端子に読み込まれ、立ち上がりエツジで
はデータはシフトされる。

第３図はこの発明の第２の実施例を示すもので
ある。この実施例はマルチ方式のカラーテレビジ
ヨン受像機用に構成したものである。この場合、
電圧制御オシレータvcはいくつかのクリスタル
ｑ１，ｑ２を含むクリスタルオシレータとなつて
いる。クリスタルｑ１，ｑ２の周波数比は整数、
好ましくは異なるテレビジヨン方式の参照キヤリ
ア周波数の４倍となつている。これは、例えば、
クリスタルｑ１はパル方式の為に供給され、クリ
スタルｑ２はNTSC方式の為に供給されるであろ
うからである。SECAM方式の為に第３のクリス
タルを設ける構成も同様に可能である。この第２
の実施例に於いては、デジタルコントロール信号
csだけでなく、第１の集積回路ic１内の対応する
選択段ｗで生成されたスイツチング信号ssもまた
第１の接続ラインｌ１を介して伝送される。

シフトレジスタsrと記憶デバイスｓはいずれ
も、デジタルコントロール信号csとスイツチング
信号ssから成るデータワードcs′をホールドする
のに十分な段数を有する。スイツチング信号ssの
為に設けられた記憶デバイスｓの段用の出力端子
は電圧制御オシレータvcのスイツチング段vsの
入力端子に接続されている。第１図の構成と同様
に、Ｄ／Ａコンバータdaの出力端子は電圧制御
オシレータvcの制御入力端子ecに接続されてい
る。

第４図はこの発明の第３の実施例を示す。この
実施例はデジタルコントロールcsの伝送を１つの
接続ラインｌ１で実現したものである。第１の集
積回路ic１内ではデジタルコントロール信号csは
同時にデータクロツク信号fdと結合される。

第２の集積回路ic２においては、第１図及び第
３図に従つた構成で与えられる段に加えて第２の
カウンタｚ２、電子スイツチｓ１、RS記憶フリ
ツプフロツプffを有する。第１のクロツク信号ｆ
１は電子スイツチｓ１のスイツチング部を介して
第２のカウンタｚ２のカウンテング入力端子ezに
供給される。第２のカウンタｚ２のカウント容量
はクロツク信号ｆ１，ｆ２の周波数とデータクロ
ツク信号fdの周波数Fdとの比に等しい。

接続ラインｌはシフトレジスタsrの直列入力端
子esと第１のカウンタｚ１のリセツト入力端子er
に接続されている。第１のカウンタｚ１の１つの
カウンタ−リーデイング出力端子ｘは記憶デバイ
スｓのイネーブル入力端子euとRS記憶フリツプ
フロツプffのＲ入力端子に接続されている。フリ
ツプフロツプffのｓの入力端子は接続ラインｌに
接続されている。フリツプフロツプffの出力端
子は第２のカウンタｚ２のリセツト入力端子erに
接続され、Ｑ出力端子は電子スイツチｓ１のコン
トロール入力端子に接続されている。

第５図は第４図の構成に於いて発生される信号
波形で示す。第５図ａは第１のクロツク信号ｆ１
を示し、第５図ｂは結合コントロール−クロツク
信号（cs＋fd）を示す。第５図ｂのハツチライン
部分はデジタルデータを示す。第５図ｃはシフト
レジスタsrのクロツク入力端子etに供給される信
号tsを示す。信号tsは第４図のパルス整形回路is
によつて生成される。この場合、信号tsはそのト
レイリングエツジがパルス期間の後半の略中央に
位置するように生成される。この目的の為に、第
２のカウンタｚ２の最上位カウンタ−リーデイン
グ出力は以前のカウンタ−リーデイング出力とと
もに、パルスと非パルス比を適合させパルス整形
回路isに供給される。

第５図ｄは第１のカウンタｚ１のカウンタ−リ
ーデイング出力端子ｘに出力される信号を示す。
第５図ｂに於いて、数値１〜６は動作モードに欠
くことのできない種々様々な時間ポジシヨンを示
す。参照数値１はシフトレジスタsrに於けるシフ
ト動作の開始を示す。時間ポジシヨン２では、デ
ータがシフトレジスタsr内にロードされる。時間
ポジシヨン３では図示のデータワードの最後のシ
フトパルスがスタートし、時間ポジシヨン４は最
後のロード時間ポジシヨンを示す。５と６は記憶
デバイスｓへデータワードを書き込む時間ポジシ
ヨンを示す。書き込みの実行に際して、２つの時
間ポジシヨンのどちらで書き込むかは最後のデー
タ状態に依存する。

この発明の効果は電圧制御オシレータv_cのコン
トロール電圧を生成するのに、外部個別部品が必
要ではないということである。さらに、レベル依
存性と対雑音感度の両方に於ける大幅な縮少が達
成される。

なお、第４図で示す実施例は第３図に示す実施
例にも適用可能なことは勿論である。

【図面の簡単な説明】

第１図はこの発明の第１の実施例を示す回路
図、第２図は第１図の動作を説明する為の信号波
形図、第３図はこの発明の第２の実施例を示す回
路図、第４図はこの発明の第３の実施例を示す回
路図、第５図は第４図の動作を説明する為の信号
波形図である。 ic１…第１の集積回路、ic２…第２の集積回
路、Ｐ…位相比較段、v_c…電圧制御オシレータ、
ｌ１…第１の接続ライン、ｌ２…第２の接続ライ
ン、Ｉ…分周回路、ｚ１…第１のカウンタ、sr…
シフトレジスタ、Ｓ…記憶デバイス、da…Ｄ／
Ａコンバータ、ｑ１，ｑ２…クリスタル、tp…デ
ジタルロウパスフイルタ、Ｗ…選択段、ｚ２…第
２のカウンタ、is…パルス整形回路、ff…RS記憶
フリツプフロツプ、ｓ１…電子スイツチ。

Claims (1)

1. 【特許請求の範囲】 １ 第１の集積回路と、 第２の集積回路と、 前記第２の集積回路の内部に設けられ、受信テ
   レビジヨン信号のサンプリング及びデジタル化に
   供するためのクロツクを出力する電圧制御オシレ
   ータと、 前記第１の集積回路内部に設けられ、前記電圧
   制御オシレータの出力クロツクが入力される分周
   器と、 前記第１の集積回路内部に設けられ、サンプリ
   ングされた位相を伴うカラーバースト信号と前記
   電圧制御オシレータの出力を分周したクロツクと
   の位相を比較し、位相誤差出力を得、この誤差出
   力をデジタルローパスフイルタを介して出力する
   位相比較器と、 前記第１の集積回路の第１の出力端子に一方の
   端子が接続され、他方の端子が前記第２の集積回
   路の第１の入力端子に接続され、前記一方の端子
   には前記デジタルローパスフイルタからの位相誤
   差出力が供給される第１の接続ラインと、 前記第１の集積回路の第２の出力端子に一方の
   端子が接続され、他方の端子が前記第２の集積回
   路の第２の入力端子に接続され、前記一方の端子
   には前記分周器の出力が供給される第２の接続ラ
   インと、 前記第２の集積回路内部に設けられ、前記電圧
   制御オシレータの出力がクロツク入力部に供給さ
   れ、リセツト入力部には前記第２の接続ラインを
   通して前記分周器の出力が供給される第１のカウ
   ンタと、 前記第２の集積回路内部に設けられ、前記第２
   の接続ラインを通して前記分周器の出力がクロツ
   ク入力部に供給され、データ入力部には前記第１
   の接続ラインを通して前記位相誤差出力が供給さ
   れるシフトレジスタと、 前記第２の集積回路内部に設けられ、前記シフ
   トレジスタの並列出力が並列入力端子に供給さ
   れ、前記第１のカウンタからのカウンタリーデイ
   ング出力がイネーブル端子に入力される記憶デバ
   イスであり、カウンタリーデイング出力（Ｘ）
   は、 Ｘ／Ｆ１／Fd 但し、Ｆ：前記電圧制御オシレータの出力の周
   波数、 Fd：前記第１の接続ラインの位相誤差出力の
   サンプル周波数、 の関係にある記憶デバイスと、 この記憶デバイスの出力データが供給され、こ
   の出力データをアナログ信号に変換して前記電圧
   制御オシレータの制御端子に供給するデジタルア
   ナログ変換器とを具備したことを特徴とするフエ
   イズロツクドループ用集積回路キツト。 ２ 前記電圧制御オシレータは選択的に動作可能
   な少なくとも２つのクリスタルをもつクリスタル
   オシレータであり、各クリスタルは異なるテレビ
   ジヨン方式のキヤリア周波数の整数倍となるよう
   に割り当てられた周波数を有し、そして、前記電
   圧制御オシレータは前記少なくとも２つのクリス
   タルの１つを選択するスイツチング手段を有し、 前記コントロール信号は前記少なくとも２つの
   クリスタルの１つを選択する為のスイツチング信
   号を有し、 前記記憶デバイスの並列出力端子は前記スイツ
   チング信号に関連し、前記スイツチング手段に直
   接接続される出力端子を有することを特徴とする
   特許請求の範囲第１項記載のフエイズロツクドル
   イープ用集積回路。 ３ 前記各クリスタルの整数倍周波数は対応する
   テレビジヨン方式の参照キヤリア周波数の４倍で
   あることを特徴とする特許請求の範囲第２項記載
   のフエイズロツクドループ用集積回路。 ４ 第１の集積回路と、 第２の集積回路と、 前記第２の集積回路の内部に設けられ、受信テ
   レビジヨン信号のサンプリング及びデジタル化に
   供するためのクロツクを出力する電圧制御オシレ
   ータと、 前記第１の集積回路内部に設けられ、前記電圧
   制御オシレータの出力クロツクが入力される分周
   器と、 前記第１の集積回路内部に設けられ、サンプリ
   ングされた位相を伴うカラーバースト信号と前記
   電圧制御オシレータの出力を分周したクロツクと
   の位相を比較し、位相誤差出力を得、この誤差出
   力をデジタルローパスフイルタを介して出力する
   位相比較器と、 前記第１の集積回路内部に設けられ、前記デジ
   タルローパスフイルタの出力と前記分周器の出力
   とを多重して出力する結合手段と、 前記第１の集積回路の第１の出力端子に一方の
   端子が接続され、他方の端子が前記第２の集積回
   路の第１の入力端子に接続され、前記一方の端子
   には前記結合手段からの出力が供給される第１の
   接続ラインと、 前記第２の集積回路内部に設けられ、前記電圧
   制御オシレータの出力がクロツク入力部に供給さ
   れ、リセツト入力部には前記第１の接続ラインを
   通して前記結合手段の出力が供給される第１のカ
   ウンタと、 前記第２の集積回路内部に設けられ、データ入
   力部には前記第１の接続ラインを通して前記結合
   手段の出力が供給されるシフトレジスタと、 前記第２の集積回路内部に設けられ、前記シフ
   トレジスタの並列出力が並列入力端子に供給さ
   れ、、前記第１のカウンタからのカウンタリーデ
   イング出力がイネーブル端子に入力される記憶デ
   バイスであり、カウンタリーデイング出力（Ｘ）
   は、 Ｘ／Ｆ１／Fd 但し、Ｆ：前記電圧制御オシレータの出力の周
   波数、 Fd：前記第１の接続ラインの位相誤差出力の
   サンプル周波数、 の関係にある記憶デバイスと、 前記第２の集積回路内部に設けられ、前記記憶
   デバイスの出力データが供給され、この出力デー
   タをアナログ信号に変換して前記電圧制御オシレ
   ータの制御端子に供給するデジタルアナログ変換
   器と、 前記第２の集積回路内部に設けられ、前記第１
   のカウンタからのカウンターリーデイング出力
   （Ｘ）がリセツト入力端子に供給され、セツト入
   力端子には前記第１の接続ラインからの信号が供
   給されるフリツプフロツプ回路と、 前記第２の集積回路内部に設けられ、前記フリ
   ツプフロツプ回路の正転出力により前記電圧制御
   オシレータの出力を導出するスイツチと、 このスイツチの出力がクロツク入力部に供給さ
   れ、前記電圧制御オシレータの出力の周波数と前
   記第１の接続ラインの出力に含まれる位相誤差出
   力のサンプル周波数との比に等しいカウント容量
   をもつ第２のカウンタと、 この第２のカウンタの出力が供給され、前記第
   ２のカウンタの出力に従つて出力信号のパルス及
   び非パルス比を調整し、当該出力信号を前記シフ
   トレジスタのクロツク入力部に供給するパルス整
   形回路とを具備したことを特徴とするフエイズロ
   ツクドループ用集積回路キツト。 ５ 前記電圧制御オシレータは選択的に動作可能
   な少なくとも２つのクリスタルをもつクリスタル
   オシレータであり、各クリスタルは異なるテレビ
   ジヨン方式のキヤリア周波数の整数倍となるよう
   に割り当てられた周波数を有し、 前記電圧制御オシイレータは前記少なくとも２
   つのクリスタルの１つを選択するスイツチング手
   段を有し、 前記コントロール信号は前記少なくとも２つの
   クリスタルの１つを選択する為のスイツチング信
   号を有し、 前記記憶デバイスの並列出力端子は前記スイツ
   チング信号に関連し、前記スイツチング手段に直
   接接続される出力端子を有することを特徴とする
   特許請求の範囲第４項記載のフエイズロツクドル
   ープ用集積回路。 ６ 前記各クリスタルの整数倍周波数は対応する
   テレビジヨン方式の参照キヤリア周波数の４倍で
   あることを特徴とする特許請求の範囲第５項記載
   のフエイズロツクドループ用集積回路。 ７ 前記フリツプフロツプRSフリツプフロツプ
   であり、前記第１のコントロール入力端子はＲ入
   力端子であり、前記第２のコントロール入力端子
   はＳ入力端子であり、前記第１の出力端子は非反
   転出力端子であり、前記第２の出力端子は反転出
   力端子であることを特徴とする特許請求の範囲第
   ４項記載のフエイズロツクドループ用集積回路。