JP2639213B2

JP2639213B2 - 位相比較器

Info

Publication number: JP2639213B2
Application number: JP2310728A
Authority: JP
Inventors: 英雄大庭
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-11-16
Filing date: 1990-11-16
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPH04181808A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、位相比較器に関し、特に、ディジタルPLL
（Phase Locked Loop）等に用いられる位相比較器に関
する。

［従来の技術］この種従来の位相比較器の回路図を第４図に示す。第
４図に示されるように、従来の位相比較器は、第１の入
力端子Ｒと第１の出力端子Ｕとに入力端子が接続された
第１の２入力NORゲート１と、その２入力NORゲート１の
出力端子にリセット入力端子が接続された第１のSRフリ
ップフロップ２と、第２の入力端子Ｖと、第２の出力端
子Ｄに入力端子が接続された第２の２入力NORゲート３
と、その２入力NORゲート３の出力端子にリセット入力
端子が接続された第２のSRフリップフロップ４と、第
１、第２の２入力NORゲート１、３の出力端子および第
１、第２のSRフリップフロップ２、４の出力端子に入力
端子が接続され、出力端子が第１、第２のSRフリップフ
ロップ２、４のセット入力端子に接続された４入力NOR
ゲート５と、その４入力NORゲート５の出力端子、第１
の２入力NORゲート１の出力端子および第１のSRフリッ
プフロップ２の出力端子に入力端子が接続され、出力端
子が第１の出力端子Ｕに接続された第１の３入力NORゲ
ート９と、前記４入力NORゲート５の出力端子、第２の
２入力NORゲート３の出力端子および第２のSRフリップ
フロップ４の出力端子に入力端子が接続され、出力端子
が第２の出力端子Ｄに接続された第２の３入力NORゲー
ト10により構成されていた。

次に、第４図の従来例回路の動作について説明する。
第１の入力端子Ｒより、基準周波数信号（Ｒ入力信号）
を、第２の入力端子Ｖより、比較周波数信号（Ｖ入力信
号）を入力し、Ｒ入力信号の立ち上りに対してＶ入力信
号の立ち上りが遅れた場合について各部の動作をステッ
プごとに解析すると次の通りとなる。

（１）初期状態として、Ｒ入力信号、Ｖ入力信号がとも
にLowレベル（以下、Ｌと記す）、出力端子Ｕ、Ｄがと
もにＬの状態で入力信号の立ち上りを待っている状態を
考える。この場合各ノードの状態は、第１、第２の入力端子Ｒ、V:L、第１、第２の出力端子Ｕ、D:L、第１、第２の２入力NORゲート１、３の出力:Highレベル
（以下、Ｈと記す）、第１、第２のRSフリップフロップ２、４の出力:L、 4NORゲートの出力:L、となる。

（２−１）Ｒ入力信号がＬ→Ｈに変化する。

（２−２）第１の２入力NORゲート１の出力がＨ→Ｌに
変化する。

（２−３）第１の出力端子ＵのレベルがＬ→Ｈに変化す
る。ここで定常状態となり、第１の入力端子R:H、第１の２入力NORゲート１の出力:L、第１のRSフリップフロップ２の出力:L、第１の出力端子U:H、第２の入力端子V:L、第２の２入力NORゲート３の出力:H、第２のRSフリップフロップ４の出力:L、第２の出力端子D:L、４入力NORゲート５の出力:L、となる。

（３−１）Ｖ入力信号がＬ→Ｈに変化する。

（３−２）第２の２入力NORゲート３の出力がＨ→Ｌに
変化する。

（３−３）第２の出力端子ＤのレベルがＬ→Ｈに変化
し、４入力NORゲート５の出力がＬ→Ｈに変化する。

（３−４）４入力NORゲート５の出力がＬ→Ｈに変化す
ることによって、第１、第２の出力端子Ｕ、ＤがＨ→Ｌ
に変化し、第１、第２のRSフリップフロップ２、４の出
力がＬ→Ｈに変化する。

（３−５）第１および第２のRSフリップフロップ２、４
の出力がＬ→Ｈに変化することにより、４入力NORゲー
トの出力がＨ→Ｌに変化する。ここで定常状態となり、第１、第２の入力端子Ｒ、V:H、第１、第２の２入力NORゲート１、３の出力Ｌ、第１、第２のRSフリップフロップ２、４の出力:H、第１、第２の出力端子Ｕ、D:L、４入力NORゲート５の出力:L、となる。

（４−１）Ｒ入力信号Ｈ→Ｌに変化する。

（４−２）第１の２入力NORゲート１の出力がＬ→Ｈに
変化する。

（４−３）第１のRSフリップフロップ２の出力がＨ→Ｌ
に変化する。ここで定常状態となり、第１の入力端子R:L、第１の２入力NORゲート１の出力:H、第１のRSフリップフロップ２の出力:L、第１の出力端子U:L、第２の入力端子V:H、第２の２入力NORゲートの出力:L、第２のRSフリップフロップ４の出力:H、第２の出力端子D:L、４入力NORゲート５の出力:L、となる。

（５−１）Ｖ入力信号がＨ→Ｌに変化する。

（５−２）第２の２入力NORゲート３の出力がＬ→Ｈに
変化する。

（５−３）第２のRSフリップフロップ４の出力がＨ→Ｌ
に変化し、ここで定常状態となり、（１）の初期状態へ
戻る。

以上の動作により、第１の出力端子Ｕは、Ｒ入力信号
の立ち上りから、Ｖ入力信号の立ち上りまでの間Ｈレベ
ルとなる。即ち、基準周波数信号（Ｒ側）に対する比較
周波数信号（Ｖ側）の位相遅れ量に比例したパルス幅の
Ｈレベル信号が得られる。一方、第２の出力端子Ｄは、
定常的にはＬレベル固定であるが、送れ位相入るＶ入力
信号の立ち上り時に（３−３）、（３−４）のタイミン
グで４入力NORゲート５に発生する遅延時間分だけの、
Ｌ→HLのスパイクが発生する。

以上は、Ｒ入力信号に対してＶ入力信号の立ち上りが
遅れた場合であるが、逆にＲ入力信号に対してＶ入力信
号の位相が進み、Ｖ入力信号が先に立ち上る場合は、本
回路がそれぞれの入力端子および出力端子は互いに対称
回路であるため、第１の入力端子Ｒと第２の入力端子Ｖ
とを、また第１の出力端子Ｕと第２の出力端子Ｄとをそ
れぞれ入れ換えることにより、前記（１）〜（５−３）
と同じ動作が得られる。従って、Ｖ入力信号の位相の方
が進んだ場合、第２の出力端子Ｄの出力は、Ｖ入力信号
の立ち上りからＲ入力信号の立ち上りまでの間Ｈレベル
となる。即ち、基準信号（Ｒ側）に対する比較信号（Ｖ
側）の位相進み量に比例したパルス幅のＨレベル信号が
得られる。一方、第１の出力端子Ｕの出力には、Ｒ入力
信号の立ち上り時に４入力NORゲート５に発生する遅延
時間分だけの、Ｌ→Ｈ→Ｌのスパイクが発生する。

第４図の位相比較器を、PLLに組み込んだ状態を第５
図に示す。同図において、51が第４図に示した位相比較
器、52は位相比較器の出力信号を増幅するループアン
プ、53は高周波分を除去するループフィルタ、54は入力
電圧に応じた周波数の信号を発生する電圧制御発振器
（以下、VCOと記す）、55は分周回路、56は基準周波数
信号源である。通常、これら各構成要素51〜55は、それ
ぞれ別個のIC内に構成される。

このようにPLLを組むと、Ｒ入力信号とＶ入力信号の
立ち上り部の位相差が０となるようにＶ入力信号の位
相、周波数が制御されるため、Ｖ入力信号の位相が遅れ
ている時には第１の出力端子Ｕの出力が、またＶ入力信
号の位相が進んでいる時には第２の出力端子Ｄの出力
が、細いスパイク状となる。また、その時反対側の出力
端子には、上述の説明のように、４入力NORゲートの遅
延時間分のスパイクが発生する。

Ｖ入力信号の位相がＲ入力信号に対して遅れから進み
に変化する（Ｖ入力信号の位相がＲ入力信号のそれに対
して１サイクル当り4.5゜ずつ進む）場合の出力端子
Ｄ、Ｕの出力波形を第６図に示す。同図から分るよう
に、出力端子Ｄ、Ｕには常時同相のパルスが出力されて
いる。そして、例えばＤ端子では、出力パルスは位相が
遅れた部分では波高値が一定であるが、Ｖ入力信号の位
相が進んだ場合には進み角に応じてパルス幅が増加すと
ともに波高値が増大する。そのため、パルス波形として
は位相進み角に見合った波高値のパルスにNORゲート５
の遅れ分の同相のパルスが重畳したものが現われる。

［発明が解決しようとする課題］従来の位相比較回路では、ICの出力ピンである第１、
第２の出力端子Ｕ、Ｄに現われる信号は位相差信号に基
づくパルスにスパイク状ノイズが重畳されたものとなっ
ている。そのため、ICの出力端子には不必要に高い波高
値のパルスが現われることになる。このパルスは基準周
波数f_R成分とその高調波成分を合成したものである。こ
の位相比較器を用いて第５図に示すようにPLLを構成し
た際には、位相比較器から大きなスパイク状ノイズが外
部回路（例えば、VCO）にリークされることになる。VCO
にリークされるノイズ分が増大すると、VCOの発振周波
数に変調が生じ、VCOがノイズを発生することになる。
通信器用発振器では、特にノイズの少ない発振源が要求
されるため、従来の位相比較回路を使用する場合には、
基準周波数成分を含むスパイクのVCOへのリークを防ぐ
工夫が必要であった。

例えば、第５図に示されるPLLにおいて、ループフィ
ルタ53を高性能化し、基準周波数成分に対する減衰量を
大きくとる必要があった。またこれによりフィルタの位
相回りが大きくなり、フィールドバックループの位相マ
ージンが小さくなる場合には、位相補償回路を必要とす
る場合もあった。さらに、基準周波数f_Rの成分のみを阻
止するリジェクションフィルタを追加することが必要と
なる場合もあった。

また、第１、第２の出力端子Ｕ、Ｄが同相成分のスパ
イクを発生するため、２つの出力端子から電源、グラン
ドに同時に負荷電流が流れ、それが電源ノイズ、グラン
ドノイズの発生原因となっている。このノイズのVCO等
へのリークを防止するために、電源、グランドを別系統
に分離する必要が生じる場合もあった。

さらに、基準周波数f_Rが高周波の場合には、出力端子
Ｕ、Ｄから放射ノイズが発射されることになり、これの
VCOへのリークを防止するために、位相比較回路またはV
COにアイソレーションのためのシールドを必要とする場
合もあった。

［課題を解決するための手段］本発明の位相比較器は、第１の入力信号及び第２の入
力信号が入力され、第１の入力信号の位相が第２の入力
信号の位相より進んだ時に第１、第２の入力信号の位相
差に比例したパルス幅の正、負のパルスをそれぞれ第
１、第２の出力端子から出力し、第２の入力信号の位相
が第１の入力信号の位相より進んだときに第１、第２の
入力信号の位相差に比例したパルス幅の正、負のパルス
をそれぞれ第３、第４の出力端子から出力する位相弁別
器とを、前記位相弁別器の第１の出力端子の信号と第４
の出力端子の信号との合成信号が第１の入力端子に入力
され、前記位相弁別器の第２の出力端子の信号と第３の
出力端子の信号との合成信号が第２の入力端子に入力さ
れる差動増幅器と、を具備するものである。

［実施例］次に、本発明の実施例について、図面を参照して説明
する。

第１図は、本発明の一実施例を示す回路図である。同
図において、１〜５は第４図における１〜５と同等のも
のであるので、新たな説明は省略する。第１図におい
て、６、７はそれぞれ第１、第２の３入力OR/NORゲー
ト、８は差動増幅器である。そして、OR/NORゲート６の
Ｕ端子（NOR出力端子）とOR/NORゲート７の端子（OR
出力端子）とは抵抗R₁、R₂を介して、またOR/NORゲート
６の端子（OR出力端子）とOR/NORゲート７のＤ端子
（NOR出力端子）とは抵抗R₃、R₄を介して接続されてお
り、抵抗R₁と抵抗R₂との接続点は差動増幅器８の正入力
端子に、また抵抗R₃と抵抗R₄との接続点は差動増幅器８
の負入力端子に接続されている。

本実施例回路における、入力端子Ｒ、ＶからＵ端子、
Ｄ端子までの論理的動作は、第４図の従来例のそれと同
様である。但し、本実施例においては、３入力NORゲー
トを３入力OR/NORゲートに置き換えているため、端
子、端子からそれぞれＵ端子、Ｄ端子の信号の逆相の
信号が得られるようになっている。そして、Ｕ端子の信
号と端子の信号との抵抗R₁、R₂による合成信号を差動
増幅器８の正入力端子に入力し、端子の信号とＤ端子
の信号との抵抗R₃、R₄による合成信号を差動増幅器８の
負入力端子に入力しているので、差動増幅器の２つの出
力端子からは信号（Ｕ−Ｄ）と（Ｄ−Ｕ）が得られる。

第１（第２）の３入力OR/NORゲート６（７）は、その
２つの出力端子Ｕ、（Ｄ、）の信号が互いにバラン
ス出力となるように、差動回路により構成されている。

従来例回路と同様に、Ｕ端子およびＤ端子には同相の
スパイク成分が発生するが、バランス出力の反対側端子
である端子、端子にはそれぞれ逆相のスパイク成分
が発生する。従って、Ｕ端子出力と端子出力とを、ま
たＤ端子出力と端子出力とを合成することにより、ス
パイクノイズ成分をキャンセルすることができる。この
スパイクノイズ成分を含まない信号が増幅器８に入力さ
れるので、本実施例の位相比較器の出力端子にノイズ成
分が現われることはなくなる。従って、本実施例の出力
端子にはスパイク性ノイズ分だけ低い信号が、即ち、必
要とする信号成分のみが現われることになる。

第２図に、第６図に示したものと同様の信号を入力し
たときの各部の信号波形を示す。同図から明らかなよう
に、位相差０では出力端子の出力も０となり、また位相
差18゜では出力端子における波高値が従来例のそれの1/
3以下となっている。

このように、出力端子に現われる信号のレベルが低く
なっていこるとから、本実施例回路は、他回路へのノイ
ズのリークや、放射ノイズの放出が抑制されていること
になる。

また、３入力OR/NORゲートが差動型であって常に一定
の電流を流しているので、本実施例回路が、電源、グラ
ンドにノイズを発生させることはなくなる。

ところで、本実施例回路でも、例えばＵ端子には従来
例と同様のレベルの信号が現われる。しかし、この端子
はICの出力ピンには直接接続されておらず、しかもこの
端子の信号は端子の信号と相殺されるので、これらの
端子に高いレベルの信号が現われても外部回路への影響
は少ない。

本実施例回路を、第５図に示すPLLに組み込むことが
できる。この場合、第１図の差動増幅器８の正出力端子
と負出力端子とを、それぞれ第５図のループアンプ52の
正入力端子と負入力端子とに接続するようにすればよ
い。

第３図は、本発明の他の実施例を示す回路図である。
本実施例は、先の実施例におけるNORゲート１、３、５
をNANDゲート1a、3a、5aに、またOR/NORゲート６、７を
AND/NANDゲート6a、7aに置き換え、さらにSRフリップフ
ロップ２、４への各入力端子の前段にインバータ９を挿
入したものである。動作については、２つの入力信号の
立ち上り時において位相の進み、遅れを検出している外
は先の実施例と同様であって、先の実施例と同様の効果
が得られる。

［発明の効果］以上説明したように、本発明の位相比較器は、第１の
入力信号の位相が第２の入力信号の位相より進んだとき
にその位相差に比例したパルス幅の相補の出力信号を発
生する第１の論理回路と、第１の入力信号の位相が第２
の入力信号の位相より遅れたときにその位相差に比例し
たパルス幅の相補の出力信号を発生する第２の論理回路
と、差動増幅器とを具備し、第１の論理回路の正出力と
第２の論理回路の負出力とを合成し、また、第１の論理
回路の負出力と第２の論理回路の正出力とを合成し、こ
れら２つの合成信号を差動増幅器の２つの入力信号とす
るものであるので、本発明によれば、第１、第２の論理
回路から出力されるスパイク状ノイズは差動増幅器の入
口においてキャンセルでき、本発明の位相比較器の出力
端子の信号にはノイズ成分が重畳されることがなくなっ
て、出力端子の信号レベルが不必要に高くなることがな
くなる。従って、本発明によれば、他回路へノイズをリ
ークさせたり放射させたりすることがなくなり、例え
ば、PLLを構成するのに本発明回路を用いるならば、特
別なノイズ対策を講じることなく電圧制御発振器の発振
周波数を安定化させることができる。

さらに、差動増幅器および第１、第２の論理回路が差
動型であることから、消費電流が常に一定になされるの
で、電源ノイズ、グランドノイズを発生することがなく
なる。したがって、IC外の回路に対して電源等を分離す
る必要がなくなり、またIC内に対しては動作を安定化さ
せる効果がある外、同一チップ内に他のノイズに敏感な
回路を収容することが可能となる。

【図面の簡単な説明】

第１図、第３図は、それぞれ本発明の実施例を示す回路
図、第２図は、第１図の実施例における各部の波形図、
第４図は、従来例の回路図、第５図は、PLLのブロック
図、第６図は、従来例の各部の波形図である。１、３……第１、第２の２入力NORゲート、２、４……
第１、第２のSRフリップフロップ、５……４入力NORゲ
ート、６、７……第１、第２の３入力OR/NORゲート、８
……差動増幅器、９、10……第１、第２の３入力NORゲ
ート、51……位相比較器、52……ループアンプ、53……
ループフィルタ、54……電圧制御発振器（VCO）、55…
…分周回路、56……基準周波数信号源。

Claims

(57)【特許請求の範囲】

【請求項１】第１の入力信号および第２の入力信号が入
力され、第１の入力信号の位相が第２の入力信号の位相
より進んだときに第１、第２の入力信号の位相差に比例
したパルス幅の正、負のパルスをそれぞれ第１、第２の
出力端子から出力し、第２の入力信号の位相が第１の入
力信号の位相より進んだときに第１、第２の入力信号の
位相差に比例したパルス幅の正、負のパルスをそれぞれ
第３、第４の出力端子から出力する位相弁別器と、前記位相弁別器の第１の出力端子の信号と第４の出力端
子の信号との合成信号が第１の出力端子に入力され、前
記位相弁別器の第２の出力端子の信号と第３の出力端子
の信号との合成信号が第２の入力端子に入力される差動
増幅器と、を具備した位相比較器。