JPS63127636A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPS63127636A JPS63127636A JP61274273A JP27427386A JPS63127636A JP S63127636 A JPS63127636 A JP S63127636A JP 61274273 A JP61274273 A JP 61274273A JP 27427386 A JP27427386 A JP 27427386A JP S63127636 A JPS63127636 A JP S63127636A
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- 230000007717 exclusion Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 230000000630 rising effect Effects 0.000 description 6
- 230000001052 transient effect Effects 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタルデータからクロック信号を再生
する場合等に用いて好適なＰＬＬ回路に関する。
する場合等に用いて好適なＰＬＬ回路に関する。
この発明は、ＰＬＬ回路の位相比較器を、電圧制御型発
振器からのクロック信号を１／２分周して再生クロック
を得る分周手段と、再生クロックにより入力データのレ
ベルを保持するレベル保持手段と、このレベル保持手段
の出力に基づいて入力データの位相を一部反転する位相
反転手段と、クロック信号に基づいて再生クロックを位
相シフトする移相手段と、位相反転手段の出力と移相手
段の出力を論理処理する排他的論理和回路で構成するこ
とにより、ＰＬＬ回路がロックするまでの時間を短縮す
るようにしたものである。
振器からのクロック信号を１／２分周して再生クロック
を得る分周手段と、再生クロックにより入力データのレ
ベルを保持するレベル保持手段と、このレベル保持手段
の出力に基づいて入力データの位相を一部反転する位相
反転手段と、クロック信号に基づいて再生クロックを位
相シフトする移相手段と、位相反転手段の出力と移相手
段の出力を論理処理する排他的論理和回路で構成するこ
とにより、ＰＬＬ回路がロックするまでの時間を短縮す
るようにしたものである。
従来のＰＬＬ回路の一例として第４図に示すようなもの
がある。すなわち、同図において、（１）は再生データ
が供給される入力端子であって、この入力端子＋１）か
らの再生データは単安定マルチバイブレータ（２）に供
給され、ここで再生データのエツジに応答して一定幅の
パルス信号が形成され、排他的論理和回路（以下、ＥＯ
Ｒ回路と云う）（３）の一方の入力端に供給される。な
お、ここでは単安定マルチバイブレーク（２）とＥＯＲ
回路（３）は位相比較器を構成している。
がある。すなわち、同図において、（１）は再生データ
が供給される入力端子であって、この入力端子＋１）か
らの再生データは単安定マルチバイブレータ（２）に供
給され、ここで再生データのエツジに応答して一定幅の
パルス信号が形成され、排他的論理和回路（以下、ＥＯ
Ｒ回路と云う）（３）の一方の入力端に供給される。な
お、ここでは単安定マルチバイブレーク（２）とＥＯＲ
回路（３）は位相比較器を構成している。
ＥＯＲ回路（３）の出力側に得られた位相比較出力信号
はローパスフィルタ（４）で電圧信号に変換されて電圧
制御型発振器（５）に供給され、これにより発振５ Ｔ
５）の発塩周波数が制御される０発振器（５）の出力は
再生クロックとして取り出されると共にＥＯＲ回路（３
）の他方の入力端に供給される。
はローパスフィルタ（４）で電圧信号に変換されて電圧
制御型発振器（５）に供給され、これにより発振５ Ｔ
５）の発塩周波数が制御される０発振器（５）の出力は
再生クロックとして取り出されると共にＥＯＲ回路（３
）の他方の入力端に供給される。
いま、入力端子（１）より第５図Ａに示すような再生デ
ータとしての入力信％ Ｓ １が単安定マルチバイブレ
ーク（２）に供給されると、その出力側には信号Ｓ１の
エツジに応答して第５図Ｂに示すような一定幅のパルス
信号Ｓ２が得られる。この信号Ｓ２がＦＯＲ回路（３）
の一方の入力端に供給されると共にＥＯＲ回路（３）の
他方の入力端に第５図Ｃに示すような信号Ｓ３が供給さ
れる。この結果ＥＯＲ回路（３）の出力側には第５図り
に示すような信号Ｓ４が得られる。
ータとしての入力信％ Ｓ １が単安定マルチバイブレ
ーク（２）に供給されると、その出力側には信号Ｓ１の
エツジに応答して第５図Ｂに示すような一定幅のパルス
信号Ｓ２が得られる。この信号Ｓ２がＦＯＲ回路（３）
の一方の入力端に供給されると共にＥＯＲ回路（３）の
他方の入力端に第５図Ｃに示すような信号Ｓ３が供給さ
れる。この結果ＥＯＲ回路（３）の出力側には第５図り
に示すような信号Ｓ４が得られる。
第５図からもわかるように図の左側部分では信号Ｓ３が
信号Ｓ２より進んでいる（信号Ｓ３の立上りエツジが信
号Ｓ２のハイレベルの中心より前にある）ので、その位
相誤差に対応して第５図りの左側に斜線で示すように誤
差分を含む位相比較出力化’Ｐ） Ｓ ４が得られ、同
様に図の右側部分では信号Ｓ３が信号Ｓ２より遅れてい
る（信号Ｓ３の立上りエツジが信号Ｓ２のハイレベルの
中心より後にある）ので、その位相誤差に対応して第５
図りの右側に斜線で示すように誤差分を含む位相比較出
力信号Ｓ→が得られる。なお図の中央部分では信号Ｓ３
と信号Ｓ２の位相が一致している（信号Ｓ３の立上りエ
ツジが信号Ｓ７のハイレベルの中心と一致している）の
で、両者には位相誤差ば′ 存在せず、従って、第５
図りの中央部分からもわかるように位相比較出力化％
Ｓ ４には誤差分は含まれていない。
信号Ｓ２より進んでいる（信号Ｓ３の立上りエツジが信
号Ｓ２のハイレベルの中心より前にある）ので、その位
相誤差に対応して第５図りの左側に斜線で示すように誤
差分を含む位相比較出力化’Ｐ） Ｓ ４が得られ、同
様に図の右側部分では信号Ｓ３が信号Ｓ２より遅れてい
る（信号Ｓ３の立上りエツジが信号Ｓ２のハイレベルの
中心より後にある）ので、その位相誤差に対応して第５
図りの右側に斜線で示すように誤差分を含む位相比較出
力信号Ｓ→が得られる。なお図の中央部分では信号Ｓ３
と信号Ｓ２の位相が一致している（信号Ｓ３の立上りエ
ツジが信号Ｓ７のハイレベルの中心と一致している）の
で、両者には位相誤差ば′ 存在せず、従って、第５
図りの中央部分からもわかるように位相比較出力化％
Ｓ ４には誤差分は含まれていない。
ところで、第４図の如き構成のＰＬＬ回路の場合、信号
Ｓ２のパルス＠ａがＴ ｏ ／ ２でないと、信号Ｓ２
と８３の位相誤差と位相比較器の出力すなわち位相比較
誤差出力が±９０°の全域にわたって比例関係になく、
その一部においてのみ比例関係を維持するだけであると
云う問題がある。
Ｓ２のパルス＠ａがＴ ｏ ／ ２でないと、信号Ｓ２
と８３の位相誤差と位相比較器の出力すなわち位相比較
誤差出力が±９０°の全域にわたって比例関係になく、
その一部においてのみ比例関係を維持するだけであると
云う問題がある。
第６図はこのときの位相誤差対位相比較器出力の関係を
示すもので、同図において、横軸のΔθは信号Ｓ２とＳ
３の位相誤差、縦軸のΔ■は位相比較器出力を夫々表わ
している。またここでは横軸に信号Ｓ２と８３の位相誤
差を周期で表し、これをΔＴとして示している。
示すもので、同図において、横軸のΔθは信号Ｓ２とＳ
３の位相誤差、縦軸のΔ■は位相比較器出力を夫々表わ
している。またここでは横軸に信号Ｓ２と８３の位相誤
差を周期で表し、これをΔＴとして示している。
第６図に実線で示すように第４図のようなＰＬＬ回路の
場合、位相誤差対位相比較器出力の関係は±９０°に至
る前に飽和し、±９０″の全域にわたって比例関係にな
っていないことがわかる。
場合、位相誤差対位相比較器出力の関係は±９０°に至
る前に飽和し、±９０″の全域にわたって比例関係にな
っていないことがわかる。
このことを更に第７図を参照して説明する。信号Ｓ２の
パルス幅ａがａｍＴｏ／２の場合、第７図の中欄に示す
ように、０°〜９０°にわたって信号Ｓ４のハイレベル
とローレベルの差、つまり位相比較器出力は信号Ｓ２と
Ｓ）の位相誤差に比例して変化していることがわかる。
パルス幅ａがａｍＴｏ／２の場合、第７図の中欄に示す
ように、０°〜９０°にわたって信号Ｓ４のハイレベル
とローレベルの差、つまり位相比較器出力は信号Ｓ２と
Ｓ）の位相誤差に比例して変化していることがわかる。
ところが、信号Ｏ
８２のパルス＠ａがａく□の場合、第７図の上欄に示す
ように、右より２番目の組の波形と１番目の組の波形の
信号Ｓ２と８３との間には夫々異なった量の位相誤差が
あるにも拘らず、両組の信号Ｓ４を対比して兇るとハイ
レベルの占める面積とローレベルの占める面積は両者に
おいて同じである、つまり両組では位相誤差に変化があ
るも位相比較器出力である信号Ｓ４には変化はない、換
言すればΔθ−９０°近傍では位相誤差と位相比較器出
力は比例せず、飽和状態にあると云える。
ように、右より２番目の組の波形と１番目の組の波形の
信号Ｓ２と８３との間には夫々異なった量の位相誤差が
あるにも拘らず、両組の信号Ｓ４を対比して兇るとハイ
レベルの占める面積とローレベルの占める面積は両者に
おいて同じである、つまり両組では位相誤差に変化があ
るも位相比較器出力である信号Ｓ４には変化はない、換
言すればΔθ−９０°近傍では位相誤差と位相比較器出
力は比例せず、飽和状態にあると云える。
なお、このとき位相誤差対位相比較器出力の特性が飽和
する位相誤差角ΔθはΔθ−９０°×ΔＴ／（Ｔｏ／２
）（但しΔＴ−□）である。
する位相誤差角ΔθはΔθ−９０°×ΔＴ／（Ｔｏ／２
）（但しΔＴ−□）である。
Ｔ。
同時に、信号Ｓ２のパルス％ａがａ〉□の場合、第７図
の下欄に示すように、右より２番目の組の波形と１番目
の組の波形の信号Ｓ２と８３との間には夫々異なった量
の位相誤差があるにも拘らず、両組の信号Ｓ４を対比し
て見るとハイレベルの占める面積とローレベルの占める
面積は両者において同じである、つまり両組では位相誤
差に変化があるも位相比較器出力である信号Ｓ４には変
化はない、換言すればΔθ−９０”近傍では位相誤差と
位相比較器出力は比例せず、飽和状態にあると云える。
の下欄に示すように、右より２番目の組の波形と１番目
の組の波形の信号Ｓ２と８３との間には夫々異なった量
の位相誤差があるにも拘らず、両組の信号Ｓ４を対比し
て見るとハイレベルの占める面積とローレベルの占める
面積は両者において同じである、つまり両組では位相誤
差に変化があるも位相比較器出力である信号Ｓ４には変
化はない、換言すればΔθ−９０”近傍では位相誤差と
位相比較器出力は比例せず、飽和状態にあると云える。
なお、このとき位相誤差対位相比較器出力の特性が飽和
する位相誤差角ΔθはΔθ−９０°×ΔＴ／ （Ｔｏ／
２ ）Ｔ ｏ −ａ （但しΔＴ−□）である。
する位相誤差角ΔθはΔθ−９０°×ΔＴ／ （Ｔｏ／
２ ）Ｔ ｏ −ａ （但しΔＴ−□）である。
このようにして信号Ｓ２のパルス％（ａとＴ ｏ ／
２の間に差があるとその差分だけ位相誤差と位相比較器
出力が比例する関係の範囲は狭くなり、大きく位相がは
ずれたときの位相比較器出力Δ■が位相誤差に比例して
増加しなくなり、その結果ＰＬＬ回路がロックするまで
の時間が余針にかかることになる。
２の間に差があるとその差分だけ位相誤差と位相比較器
出力が比例する関係の範囲は狭くなり、大きく位相がは
ずれたときの位相比較器出力Δ■が位相誤差に比例して
増加しなくなり、その結果ＰＬＬ回路がロックするまで
の時間が余針にかかることになる。
入力データ（再生データ）の伝送レートが変化するため
に所望の再生クロックの周波数が変化するとき信号Ｓ２
のパルス幅ａが一定であれば、このパルス幅ａはＴ ｏ
／ ２から差を生じてしまうことになる。従って入力
データの伝送レートが変る場合この欠点つまり位相誤差
と位相比較器出力が比例しないと云う欠点は避けられな
い。
に所望の再生クロックの周波数が変化するとき信号Ｓ２
のパルス幅ａが一定であれば、このパルス幅ａはＴ ｏ
／ ２から差を生じてしまうことになる。従って入力
データの伝送レートが変る場合この欠点つまり位相誤差
と位相比較器出力が比例しないと云う欠点は避けられな
い。
また、単安定マルチバイブレータ（２）は通常そのパル
ス幅を時定数により決定するが、この時定数は素子のバ
ラツキや温度によって変化し、従って、入力データの伝
送レートが一定の場合においてＴＯ／２が一定であるに
も拘わらず１８号Ｓ２のパルス幅が変化してしまうので
、上述の欠点は避けられない。
ス幅を時定数により決定するが、この時定数は素子のバ
ラツキや温度によって変化し、従って、入力データの伝
送レートが一定の場合においてＴＯ／２が一定であるに
も拘わらず１８号Ｓ２のパルス幅が変化してしまうので
、上述の欠点は避けられない。
この発明は斯る点に鑑みてなされたもので、±９０°の
全域にわたって位相誤差と位相比較器出力の比例関係を
維持でき、ＰＬＬ回路のロック時間を短縮することがで
きるＰＬＬ回路を提供するものである。
全域にわたって位相誤差と位相比較器出力の比例関係を
維持でき、ＰＬＬ回路のロック時間を短縮することがで
きるＰＬＬ回路を提供するものである。
この発明によるＰＬＬＤ路は、所定周波数のクロック信
号を発生する電圧制御型発振器（１８）と、クロック信
号と入力データを位相比較する位相比較器と、この位相
比較器の出力を電圧信号に変換して電圧制御型発振器（
１８）に供給するローパスフィルタ（１７）とを備えた
ＰＬＬ１路において、クロック信号を１／２分周して再
生クロックを得る分周手段（１９）と、再生クロックに
より入力データのレベルを保持するレベル保持手段（１
４）と、このレベル保持手段の出力に基づいて入力デー
タの位相を一部反転する位相反転手段（１１〜１３．１
５）と、クロック信号に基づいて再生クロックを位相シ
フトする移相手段（２１）と、位相反転手段（１１〜１
３．１５）の出力と移相手段（２１）の出力を論理処理
するＥＯＲ回路（１６）とを備え、このＥＯＲ回路（１
６）の出力をローパスフィルタ（１７）を介して電圧制
御型発振器（１８）に供給するように構成している。
号を発生する電圧制御型発振器（１８）と、クロック信
号と入力データを位相比較する位相比較器と、この位相
比較器の出力を電圧信号に変換して電圧制御型発振器（
１８）に供給するローパスフィルタ（１７）とを備えた
ＰＬＬ１路において、クロック信号を１／２分周して再
生クロックを得る分周手段（１９）と、再生クロックに
より入力データのレベルを保持するレベル保持手段（１
４）と、このレベル保持手段の出力に基づいて入力デー
タの位相を一部反転する位相反転手段（１１〜１３．１
５）と、クロック信号に基づいて再生クロックを位相シ
フトする移相手段（２１）と、位相反転手段（１１〜１
３．１５）の出力と移相手段（２１）の出力を論理処理
するＥＯＲ回路（１６）とを備え、このＥＯＲ回路（１
６）の出力をローパスフィルタ（１７）を介して電圧制
御型発振器（１８）に供給するように構成している。
電圧制御型発振器（１８）のクロック信号を分周手段（
１９）で１／２分周して再生クロックを得る。
１９）で１／２分周して再生クロックを得る。
そして、再生クロックにより入力データのレベルをレベ
ル保持手段（１４）で保持する。つまり、再生クロック
の例えば立ち上がり時点で入力データが高レベルである
か低レベルであるかをチェックしてその再生クロックの
立ち上がり時点における入力データのレベルをレベル保
持手段（１４）の出力とする。この出力を位相反転手段
（１１〜１３．１５）に供給して入力データの位相を一
部反転する。また、クロック信号に基づいて移相手段（
２Ｉ）で再生クロックを位相シフトし、この位相シフト
した移相手段（２１）の出力と位相反転手段（１１〜１
３．１５）の出力をＥＯＲ回路（１６）で論理処理して
位相比較出力信号を得る。そしてこの位相比較出力信号
をローパスフィルタ（１７）を介して発振器（１８）に
供給するようにする。これにより、位相誤差と位相比較
器出力（位相比較出力信号）が±９０°の全域にわたっ
て比例するようになり、ＰＬＬ回路のロック時間を短縮
することができる。
ル保持手段（１４）で保持する。つまり、再生クロック
の例えば立ち上がり時点で入力データが高レベルである
か低レベルであるかをチェックしてその再生クロックの
立ち上がり時点における入力データのレベルをレベル保
持手段（１４）の出力とする。この出力を位相反転手段
（１１〜１３．１５）に供給して入力データの位相を一
部反転する。また、クロック信号に基づいて移相手段（
２Ｉ）で再生クロックを位相シフトし、この位相シフト
した移相手段（２１）の出力と位相反転手段（１１〜１
３．１５）の出力をＥＯＲ回路（１６）で論理処理して
位相比較出力信号を得る。そしてこの位相比較出力信号
をローパスフィルタ（１７）を介して発振器（１８）に
供給するようにする。これにより、位相誤差と位相比較
器出力（位相比較出力信号）が±９０°の全域にわたっ
て比例するようになり、ＰＬＬ回路のロック時間を短縮
することができる。
以下、この発明の一実施例を第１図〜第３図に基づいて
詳しく説明する。
詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図におい
て、（１０）は再生データ（入力データ）が供給される
入力端子であって、この入力端子（１０）はナンド回路
り１１）の一方の入力端に接続されると共にインバータ
（１２）を介してナンド回路（１３）の一方の入力端に
接続され、更にＤ型フリップフロップ回路（１４）の入
力端子りに接続される。フリップフロップ回路（１４）
の出力端子Ｑはナンド回路（１１）の他方の入力端に接
続され、フリップフロップ回路（１４）の反転出力端子
Ｑはナンド回路（１３）の他方の入力端に接続される。
て、（１０）は再生データ（入力データ）が供給される
入力端子であって、この入力端子（１０）はナンド回路
り１１）の一方の入力端に接続されると共にインバータ
（１２）を介してナンド回路（１３）の一方の入力端に
接続され、更にＤ型フリップフロップ回路（１４）の入
力端子りに接続される。フリップフロップ回路（１４）
の出力端子Ｑはナンド回路（１１）の他方の入力端に接
続され、フリップフロップ回路（１４）の反転出力端子
Ｑはナンド回路（１３）の他方の入力端に接続される。
ナンド回路（１１）Ｘび゛（１３）の各出力端はオア回
路（１５）の各入力端に接続され、オア回路（１５）の
出力端はＥＯＲ回路（１６）の一方の入力端に接続され
る。ＥＯＲ回路（１６）の出力端はローパスフィルタ（
１７）を介して発振器（１８）の入力端に供給され、発
振器（１日）の出力側はＤ型フリフプフロフブ回！ｌ！
３（１９）のクロック端子に接続されると共に、インバ
ータ（２０）を介してＤ型フリップ力端子ｄは相互接続
され、その出力端子Ｑは更にフリップフロップ回路（２
１）の入力端子りに接続されると共にフリップフロップ
回路（１４）のクロック端子に接続される。そしてフリ
ップフロップ回路（２１）の出力端子ＱはＦＯＲ回路（
１６）の他方の入力端に接続される。
路（１５）の各入力端に接続され、オア回路（１５）の
出力端はＥＯＲ回路（１６）の一方の入力端に接続され
る。ＥＯＲ回路（１６）の出力端はローパスフィルタ（
１７）を介して発振器（１８）の入力端に供給され、発
振器（１日）の出力側はＤ型フリフプフロフブ回！ｌ！
３（１９）のクロック端子に接続されると共に、インバ
ータ（２０）を介してＤ型フリップ力端子ｄは相互接続
され、その出力端子Ｑは更にフリップフロップ回路（２
１）の入力端子りに接続されると共にフリップフロップ
回路（１４）のクロック端子に接続される。そしてフリ
ップフロップ回路（２１）の出力端子ＱはＦＯＲ回路（
１６）の他方の入力端に接続される。
次に、第１図の回路動作を第２図の信号波形を参照して
説明する。
説明する。
いま、発振器（１８）より第２図Ａに示すようなりロッ
ク信号Ｓ１が発生されると、この信号Ｓ１はフリップフ
ロップ回路（１９）のクロック端子に供給されると共に
インバータ（２０）を介してフリップフロップ回路（２
１）に供給される。すると、フリップフロップ回路（１
９）の出力端子Ｑには信号Ｓ工が１／２分周されて第２
図Ｃに示すような信号Ｓ３が再生クロックとして取り出
される。
ク信号Ｓ１が発生されると、この信号Ｓ１はフリップフ
ロップ回路（１９）のクロック端子に供給されると共に
インバータ（２０）を介してフリップフロップ回路（２
１）に供給される。すると、フリップフロップ回路（１
９）の出力端子Ｑには信号Ｓ工が１／２分周されて第２
図Ｃに示すような信号Ｓ３が再生クロックとして取り出
される。
この信号Ｓ３はフリップフロップ回路（２１）の入力端
子りに供給されると共にフリップフロップ回路（１４）
のクロック端子に供給される。この結果フリップフロッ
プ回路（２１）の出力端子Ｑには信号Ｓ〕が所定量例え
ば信号Ｓ１の１クロック分遅延されて第２図Ｆに示すよ
うな信号Ｓ６が得られる。この信号ＳｅはＥＯＲ回路（
１６）の他方の入力端に供給される。
子りに供給されると共にフリップフロップ回路（１４）
のクロック端子に供給される。この結果フリップフロッ
プ回路（２１）の出力端子Ｑには信号Ｓ〕が所定量例え
ば信号Ｓ１の１クロック分遅延されて第２図Ｆに示すよ
うな信号Ｓ６が得られる。この信号ＳｅはＥＯＲ回路（
１６）の他方の入力端に供給される。
また、入力端子（ｌＯ）から第２図Ｂに示すような信号
Ｓ２が再生データ（入力データ）としてナンド回路（１
１）に供給されると共にインバータ（１２）を介してナ
ンド回路（１３）に供給され、史にフリップフロップ回
路（１４）の入力端子りに供給される。この結果フリッ
プフロップ回路（１４）の出力端子Ｑには第２図りに示
すような信号Ｓ４が得られる。つまりフリップフロップ
回路（１４）の出力端子Ｑには信号Ｓ３の立ち上りに対
応したｉＨＱ ３２のレベルがそのまま信号Ｓ４として
現れる。
Ｓ２が再生データ（入力データ）としてナンド回路（１
１）に供給されると共にインバータ（１２）を介してナ
ンド回路（１３）に供給され、史にフリップフロップ回
路（１４）の入力端子りに供給される。この結果フリッ
プフロップ回路（１４）の出力端子Ｑには第２図りに示
すような信号Ｓ４が得られる。つまりフリップフロップ
回路（１４）の出力端子Ｑには信号Ｓ３の立ち上りに対
応したｉＨＱ ３２のレベルがそのまま信号Ｓ４として
現れる。
信号Ｓ４及びその反転借号二 （図示せず）が夫々ナン
ド回１ｔ’８（１１）及び（１３）に供給され、ナンド
回路（１１）及び（１３）の各出力がオア回路（１５）
に供給される。この結果オア回路（１５）の出力側には
第２図Ｅに示すような信号Ｓ５が得られる。信号Ｓ５は
信号Ｓ２のエツジに対応して必ず高レベルより低レベル
に変化している。つまり信号Ｓ５の立ち上りは一定であ
るも信号Ｓ５は立ち下りは信号Ｓ２の進み遅れに対応し
て変化する。
ド回１ｔ’８（１１）及び（１３）に供給され、ナンド
回路（１１）及び（１３）の各出力がオア回路（１５）
に供給される。この結果オア回路（１５）の出力側には
第２図Ｅに示すような信号Ｓ５が得られる。信号Ｓ５は
信号Ｓ２のエツジに対応して必ず高レベルより低レベル
に変化している。つまり信号Ｓ５の立ち上りは一定であ
るも信号Ｓ５は立ち下りは信号Ｓ２の進み遅れに対応し
て変化する。
信号Ｓ５はＥＯＲ１ｈ’３（１６）の一方の入力端に供
給され、この結果その出力側には第２図Ｇに示すような
信号８丁が位相比較器の出力信号とじて取り出される。
給され、この結果その出力側には第２図Ｇに示すような
信号８丁が位相比較器の出力信号とじて取り出される。
第２図からもわかるように再生データである信号Ｓ２の
第１のトランジェントでは信号Ｓ３が１８号Ｓ２より進
んでる（信号Ｓ３の立下りが信号Ｓ２の第１のトランジ
ェントより前にある）ので、その位相誤差に対応して第
２図Ｇに斜線で示すように誤差分を含む位相比較出力信
号Ｓｔが得られ、また信号Ｓ２の第２のトランジェント
では信号Ｓ３が信号Ｓ２より遅れている（信号Ｓ３の立
下りが信号Ｓ２の第２のＩ・ランジエントより後にある
）ので、その位相誤差に対応して第２図Ｇに斜線で示す
ように誤差分を含む位相比較出力信号Ｓ７が得られる。
第１のトランジェントでは信号Ｓ３が１８号Ｓ２より進
んでる（信号Ｓ３の立下りが信号Ｓ２の第１のトランジ
ェントより前にある）ので、その位相誤差に対応して第
２図Ｇに斜線で示すように誤差分を含む位相比較出力信
号Ｓｔが得られ、また信号Ｓ２の第２のトランジェント
では信号Ｓ３が信号Ｓ２より遅れている（信号Ｓ３の立
下りが信号Ｓ２の第２のＩ・ランジエントより後にある
）ので、その位相誤差に対応して第２図Ｇに斜線で示す
ように誤差分を含む位相比較出力信号Ｓ７が得られる。
同様に信号Ｓ２の第３トランジエントでは信号Ｓ３が信
号Ｓ２より遅れ、信号Ｓ２の第４トランジエントでは信
号Ｓ３が信号Ｓ２より進んでいるので、夫々の位相誤差
に対応して第２図Ｇに斜線で示すように誤差分を含む位
相比較出力信号Ｓ７が得られる。
号Ｓ２より遅れ、信号Ｓ２の第４トランジエントでは信
号Ｓ３が信号Ｓ２より進んでいるので、夫々の位相誤差
に対応して第２図Ｇに斜線で示すように誤差分を含む位
相比較出力信号Ｓ７が得られる。
そして注目されるべきは、例えば信号Ｓ３が更に信号Ｓ
２より進んで信号Ｓ２の第１トランジエントが右側にシ
フトしたとすると、これに対応して信号８丁の高レベル
の部分は斜線の部分に食われて１ブロツク（Ｔｏの区間
）に占める高レベルと低レベルの占める面積は後者の方
が大きくなることである。つまり、信号Ｓ２と８３に位
相誤差があればそれに比例して信号Ｓ７に含める誤差分
も最大信号Ｓ１の１クロック分（９０°）変化する。
２より進んで信号Ｓ２の第１トランジエントが右側にシ
フトしたとすると、これに対応して信号８丁の高レベル
の部分は斜線の部分に食われて１ブロツク（Ｔｏの区間
）に占める高レベルと低レベルの占める面積は後者の方
が大きくなることである。つまり、信号Ｓ２と８３に位
相誤差があればそれに比例して信号Ｓ７に含める誤差分
も最大信号Ｓ１の１クロック分（９０°）変化する。
換言すれば位相誤差と位相比較器出力とは９０’の範囲
にわたって比例関係にあると云える。
にわたって比例関係にあると云える。
第６図はこの関係を示したもので、位相Ｌ１％差Δθが
±９０゛変化するとこれに比例して位相比較器出力Δ■
も変化していることがわかる。
±９０゛変化するとこれに比例して位相比較器出力Δ■
も変化していることがわかる。
上述の如くこの発明によれば、所定周波数のクロック信
号を１／２分周して再生クロックを得てこれにより入力
データのレベルを保持し、この保持出力に基づいて入力
データの位相を一部反転し、この反転出力と位相シフト
した再生クロックをＥＯＲ回路で論理処理して位相比較
出力信号を得るようにしたので、入力データと再生クロ
ックの位相誤差と位相比較出力信号（位相比較器出力）
の比例関係を±９０゛の全域にわたって維持でき、ＰＬ
Ｌ回路のロック時間を短縮することができる。
号を１／２分周して再生クロックを得てこれにより入力
データのレベルを保持し、この保持出力に基づいて入力
データの位相を一部反転し、この反転出力と位相シフト
した再生クロックをＥＯＲ回路で論理処理して位相比較
出力信号を得るようにしたので、入力データと再生クロ
ックの位相誤差と位相比較出力信号（位相比較器出力）
の比例関係を±９０゛の全域にわたって維持でき、ＰＬ
Ｌ回路のロック時間を短縮することができる。
第１図はこの発明の一実施例を示す回路構成図、第２図
は動作説明に供するための信号波形図、第３図は本発明
による位相誤差対位相比較器出力特性図、第４図は従来
回路の一例を示す回路構成図、第５図は第４図の動作説
明に供するための信号波形図、第６図は従来の位相誤差
対位相比較器出力特性図、第７図は従来の動作説明図で
ある。 （ＩＩ）、（１３）はナンド回路、（１４）、（１９）
、（２１）はＤ型フリフプフロフブ回路、（１５）はオ
ア回路、（１６）は排他的論理和（ＦＯＲ）回路、（１
７）はローパスフィルタ、（１日）は電圧制御型発掘器
である。
は動作説明に供するための信号波形図、第３図は本発明
による位相誤差対位相比較器出力特性図、第４図は従来
回路の一例を示す回路構成図、第５図は第４図の動作説
明に供するための信号波形図、第６図は従来の位相誤差
対位相比較器出力特性図、第７図は従来の動作説明図で
ある。 （ＩＩ）、（１３）はナンド回路、（１４）、（１９）
、（２１）はＤ型フリフプフロフブ回路、（１５）はオ
ア回路、（１６）は排他的論理和（ＦＯＲ）回路、（１
７）はローパスフィルタ、（１日）は電圧制御型発掘器
である。
Claims (1)
- 【特許請求の範囲】 所定周波数のクロック信号を発生する電圧制御型発振器
と、 上記クロック信号と入力データを位相比較する位相比較
器と、 該位相比較器の出力を電圧信号に変換して上記電圧制御
型発振器に供給するローパスフィルタとを備えたＰＬＬ
回路において、 上記クロック信号を１／２分周して再生クロックを得る
分周手段と、 上記再生クロックにより上記入力データのレベルを保持
するレベル保持手段と、 該レベル保持手段の出力に基づいて上記入力データの位
相を一部反転する位相反転手段と、上記クロック信号に
基づいて上記再生クロックを位相シフトする移相手段と
、 上記位相反転手段の出力と上記移相手段の出力を論理処
理する排他的論理和回路と を備え、該排他的論理和回路の出力を上記ローパスフィ
ルタを介して上記電圧制御型発振器に供給するようにし
たことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274273A JPS63127636A (ja) | 1986-11-18 | 1986-11-18 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274273A JPS63127636A (ja) | 1986-11-18 | 1986-11-18 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63127636A true JPS63127636A (ja) | 1988-05-31 |
Family
ID=17539359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274273A Pending JPS63127636A (ja) | 1986-11-18 | 1986-11-18 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63127636A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029227A (ja) * | 1988-06-28 | 1990-01-12 | Sony Corp | クロツク再生回路 |
| JPH02126721A (ja) * | 1988-11-07 | 1990-05-15 | Rohm Co Ltd | 位相検波回路 |
-
1986
- 1986-11-18 JP JP61274273A patent/JPS63127636A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029227A (ja) * | 1988-06-28 | 1990-01-12 | Sony Corp | クロツク再生回路 |
| JPH02126721A (ja) * | 1988-11-07 | 1990-05-15 | Rohm Co Ltd | 位相検波回路 |
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