JPH0552694B2 - - Google Patents
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- JPH0552694B2 JPH0552694B2 JP58181194A JP18119483A JPH0552694B2 JP H0552694 B2 JPH0552694 B2 JP H0552694B2 JP 58181194 A JP58181194 A JP 58181194A JP 18119483 A JP18119483 A JP 18119483A JP H0552694 B2 JPH0552694 B2 JP H0552694B2
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- 230000010355 oscillation Effects 0.000 claims description 25
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000013075 data extraction Methods 0.000 description 13
- 230000003111 delayed effect Effects 0.000 description 8
- 238000000605 extraction Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
- H04L7/0274—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit with Costas loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はフエイズロツクドループを用いたデイ
ジタルデータ抽出装置に関する。
ジタルデータ抽出装置に関する。
背景技術とその問題点
従来、データ通信等の分野において、フエイズ
ロツクドループ（以下PLLという）を用いたデ
イジタルデータ抽出装置が広く使用されている。
ロツクドループ（以下PLLという）を用いたデ
イジタルデータ抽出装置が広く使用されている。
まず、第１図〜第３図を参照しながら、従来の
この種デイジタルデータ抽出装置について説明す
る。
この種デイジタルデータ抽出装置について説明す
る。
第１図に従来のデイジタルデータ抽出装置の構
成例を示し、以下これについて説明する。入力端
子１からの入力データ信号がタイミング回路２及
びＤ形フリツプフロツプ回路（以下Ｄ−FFとい
う）３に供給される。４は位相比較器、５は電圧
制御発振器（以下VCOという）であつて、タイ
ミング回路２の出力とVCO５の出力とが位相比
較器４に供給される。位相比較器４の出力は低域
フイルタ６−直流増幅器７を介してVCO５に帰
還されている。かくしてPLLが構成される。
成例を示し、以下これについて説明する。入力端
子１からの入力データ信号がタイミング回路２及
びＤ形フリツプフロツプ回路（以下Ｄ−FFとい
う）３に供給される。４は位相比較器、５は電圧
制御発振器（以下VCOという）であつて、タイ
ミング回路２の出力とVCO５の出力とが位相比
較器４に供給される。位相比較器４の出力は低域
フイルタ６−直流増幅器７を介してVCO５に帰
還されている。かくしてPLLが構成される。
８は遅延回路であつて、VCO５の出力が遅延
回路８を介してクロツク信号としてＤ−FF３に
供給されと共に、そのクロツク信号がクロツク出
力端子９に出力される。Ｄ−FF３の出力はデー
タ信号としてデータ出力端子１０に出力される。
回路８を介してクロツク信号としてＤ−FF３に
供給されと共に、そのクロツク信号がクロツク出
力端子９に出力される。Ｄ−FF３の出力はデー
タ信号としてデータ出力端子１０に出力される。
次に、第２図及び第３図を参照しながら、この
第１図のデータ抽出装置の動作を説明する。
第１図のデータ抽出装置の動作を説明する。
タイミング回路２に第２図Ａに示されるような
周期Ｔの入力データ信号が供給されると、タイミ
ング回路２においては、一定の遅延量Ｄだけ遅ら
せたデータ信号を作り、この遅らせたデータ信号
と入力データ信号との排他的論理和（EX−OR）
をとつて、同図Ｂに示すような時間幅Ｄのタイミ
ングパルスを得る。尚、図示の場合はこのタイミ
ングパルスの時間幅ＤをＤ＝Ｔ／２に設定してい
るが、一般には０＜Ｄ＜Ｔであればよい。
周期Ｔの入力データ信号が供給されると、タイミ
ング回路２においては、一定の遅延量Ｄだけ遅ら
せたデータ信号を作り、この遅らせたデータ信号
と入力データ信号との排他的論理和（EX−OR）
をとつて、同図Ｂに示すような時間幅Ｄのタイミ
ングパルスを得る。尚、図示の場合はこのタイミ
ングパルスの時間幅ＤをＤ＝Ｔ／２に設定してい
るが、一般には０＜Ｄ＜Ｔであればよい。
タイミング回路２からのタイミングパルスは
VCO５（その自由発振周波数は予め入力データ
のクロツク周波数cの付近の周波数に設定されて
いる）の出力と位相比較され、位相比較器４の出
力はVCO５に帰還されて、VCO５は所謂「ロツ
クイン」状態になる。このときのVCO５及び位
相比較器４の出力をそれぞれ第２図Ｃ及びＥに示
す。
VCO５（その自由発振周波数は予め入力データ
のクロツク周波数cの付近の周波数に設定されて
いる）の出力と位相比較され、位相比較器４の出
力はVCO５に帰還されて、VCO５は所謂「ロツ
クイン」状態になる。このときのVCO５及び位
相比較器４の出力をそれぞれ第２図Ｃ及びＥに示
す。
第２図から判るように、VCO５の出力パルス
の中央のタイミングはタイミングパルスの立下り
のタイミングと正確に一致している。従つて、
VCO５の出力パルスの占有率（duty factor）が
正確に１／２で一定していれば、VCO５の出力
パルスの立上りのタイミングはタイミングパルス
の立下りのタイミング、即ちデータ周期Ｔの中央
のタイミング（換言すればビツトセルの中央）よ
りもＤ／２だけ進んでいる。
の中央のタイミングはタイミングパルスの立下り
のタイミングと正確に一致している。従つて、
VCO５の出力パルスの占有率（duty factor）が
正確に１／２で一定していれば、VCO５の出力
パルスの立上りのタイミングはタイミングパルス
の立下りのタイミング、即ちデータ周期Ｔの中央
のタイミング（換言すればビツトセルの中央）よ
りもＤ／２だけ進んでいる。
ロツクイン時に定常的なオフセツト誤差がある
場合には、VCO５及び位相比較器４の出力はそ
れぞれ第２図Ｄ及びＦに示すようになる。このよ
うな状態はロツクインの前にも過渡的に現れる。
また、ロツクイン前後の低域フイルタ６の出力を
第２図Ｇにそれぞれ破線及び実線で示す。
場合には、VCO５及び位相比較器４の出力はそ
れぞれ第２図Ｄ及びＦに示すようになる。このよ
うな状態はロツクインの前にも過渡的に現れる。
また、ロツクイン前後の低域フイルタ６の出力を
第２図Ｇにそれぞれ破線及び実線で示す。
上述のように、VCO５の出力の立上りのタイ
ミングはビツトセルの中央のタイミングよりも
Ｄ／２＝Ｔ／４だけ進んでいるが、ビツトセルの
中央は取りも直さずデータの抽出に最も適する時
点であるから、VCO５の出力を遅延回路８によ
つてＴ／４だけ遅らせ（第２図Ｈ参照）、クロツ
ク信号としてＤ−FF３に供給して、第２図Ｊに
示すようにデータ信号を読出す。
ミングはビツトセルの中央のタイミングよりも
Ｄ／２＝Ｔ／４だけ進んでいるが、ビツトセルの
中央は取りも直さずデータの抽出に最も適する時
点であるから、VCO５の出力を遅延回路８によ
つてＴ／４だけ遅らせ（第２図Ｈ参照）、クロツ
ク信号としてＤ−FF３に供給して、第２図Ｊに
示すようにデータ信号を読出す。
タイミング回路２よりのタイミングパルス（第
２図Ｂ）は、上述したように入力データ信号と、
これを時間Ｄだけ遅延させた信号との排他的論理
和によつて得られたもので、このタイミングパル
スのＨレベル（高レベル）に成つている期間の中
央に電圧制御発振器５の出力（第２図Ｃ）の立ち
上がり部が位置するように、即ち、電圧制御発振
器５の出力のＨレベルの期間及びＬレベル（低レ
ベル）の期間の比が、１：１と成るようにPLL
を制御するために、電圧制御発振器５の出力の位
相をＤ／２、即ち、ここではＴ／４だけ進むよう
にいている。
２図Ｂ）は、上述したように入力データ信号と、
これを時間Ｄだけ遅延させた信号との排他的論理
和によつて得られたもので、このタイミングパル
スのＨレベル（高レベル）に成つている期間の中
央に電圧制御発振器５の出力（第２図Ｃ）の立ち
上がり部が位置するように、即ち、電圧制御発振
器５の出力のＨレベルの期間及びＬレベル（低レ
ベル）の期間の比が、１：１と成るようにPLL
を制御するために、電圧制御発振器５の出力の位
相をＤ／２、即ち、ここではＴ／４だけ進むよう
にいている。
そして、タイミングパルスがＨレベルに成つて
いる期間の中央は、入力データ信号の中央のタイ
ミングよりのＤ／２、即ち、Ｔ／４だけ進んだタ
イミングである。
いる期間の中央は、入力データ信号の中央のタイ
ミングよりのＤ／２、即ち、Ｔ／４だけ進んだタ
イミングである。
次に、上述の位相比較器４の動作を第８図を参
照して説明する。第８図Ａは位相比較器４の比較
出力を示し、これは上限電圧Vt、中間電圧Vm及
び下限電圧Vbから成る３値出力で、いずれの電
圧が得られるかは、タイミングパルス及び電圧制
御発振器の発振出力の論理レベルに応じて、第８
図Ｂの真理値表に従つて決まる。即ち、タイミン
グパルスがＨレベルのときは、発振出力ががＨレ
ベルであるかＬレベルであるかに応じて、比較出
力はそれぞれ上限電圧Vt、下限電圧Vbと成り、
タイミングパルスがＬレベルのときは、発振出力
がＨレベルであるかＬレベルであるかに拘らず、
比較出力は中間電圧Vmと成る。
照して説明する。第８図Ａは位相比較器４の比較
出力を示し、これは上限電圧Vt、中間電圧Vm及
び下限電圧Vbから成る３値出力で、いずれの電
圧が得られるかは、タイミングパルス及び電圧制
御発振器の発振出力の論理レベルに応じて、第８
図Ｂの真理値表に従つて決まる。即ち、タイミン
グパルスがＨレベルのときは、発振出力ががＨレ
ベルであるかＬレベルであるかに応じて、比較出
力はそれぞれ上限電圧Vt、下限電圧Vbと成り、
タイミングパルスがＬレベルのときは、発振出力
がＨレベルであるかＬレベルであるかに拘らず、
比較出力は中間電圧Vmと成る。
ところで、かかる従来のデータ抽出装置では、
第３図Ａに示すような所定周期、即ち所定データ
レート（data rate）のデータが入力される場合
は、タイミング回路２及びPLLは上述のような
所定の動作をして、タイミングパルス、VCO５
の出力及びクロツクはそれぞれ第３図Ｂ，Ｃ及び
Ｄに示すようになる。
第３図Ａに示すような所定周期、即ち所定データ
レート（data rate）のデータが入力される場合
は、タイミング回路２及びPLLは上述のような
所定の動作をして、タイミングパルス、VCO５
の出力及びクロツクはそれぞれ第３図Ｂ，Ｃ及び
Ｄに示すようになる。
ここで、第３図Ｅに示すようなデータレートの
小さいデータ入力されると、タイミングパルスの
幅とVCO５の出力の位相は変らないので、第３
図Ｆ及びＧに示すように、VCO５の出力の立上
りのタイミングはタイミングパルスの中央のタイ
ミングに一致する。
小さいデータ入力されると、タイミングパルスの
幅とVCO５の出力の位相は変らないので、第３
図Ｆ及びＧに示すように、VCO５の出力の立上
りのタイミングはタイミングパルスの中央のタイ
ミングに一致する。
一方、クロツク信号はVCO５の出力をＤ／２
遅らせて作つているので、第３図Ｇに示すよう
に、その立上りのタイミングはデータの最適抽出
時点よりも前に出てしまう。
遅らせて作つているので、第３図Ｇに示すよう
に、その立上りのタイミングはデータの最適抽出
時点よりも前に出てしまう。
データレートの大きい入力データ信号に対して
は、上述とは逆に、クロツク信号の立上りは最適
抽出点より後にずれてしまう。
は、上述とは逆に、クロツク信号の立上りは最適
抽出点より後にずれてしまう。
このような問題を解決するために、タイミング
回路２の遅延時間或は遅延回路８の遅延時間のい
ずれか一方もしくは両方をデータレートに応じて
変化させた例もあるが、構成が複雑になることは
避けられない。
回路２の遅延時間或は遅延回路８の遅延時間のい
ずれか一方もしくは両方をデータレートに応じて
変化させた例もあるが、構成が複雑になることは
避けられない。
また、タイミング回路２及び遅延回路８では、
遅延素子としてゲート回路が用いられることが多
いが、ゲート回路の遅回時間は温度や電圧によつ
て変化する。
遅延素子としてゲート回路が用いられることが多
いが、ゲート回路の遅回時間は温度や電圧によつ
て変化する。
第１図に示した従来のデータ抽出装置では、タ
イミング回路２及び遅延回路８の遅延時間の変化
分をそれぞれd2及びd8とすると、第３図から明ら
かなように、VCO５の出力がd2だけ変化し、そ
れが更にd8だけ変化してクロツク信号になるので
クロツク信号のタイミングはd2＋d8だけ最適抽出
時点からずれてしまう。
イミング回路２及び遅延回路８の遅延時間の変化
分をそれぞれd2及びd8とすると、第３図から明ら
かなように、VCO５の出力がd2だけ変化し、そ
れが更にd8だけ変化してクロツク信号になるので
クロツク信号のタイミングはd2＋d8だけ最適抽出
時点からずれてしまう。
発明の目的
かかる点に鑑み、本発明の目的は、異なつたデ
ータレートの入力データに対して、最適時点でデ
ータをを抽出する簡単な構成のデイジタルデータ
抽出装置を提供することにある。
ータレートの入力データに対して、最適時点でデ
ータをを抽出する簡単な構成のデイジタルデータ
抽出装置を提供することにある。
発明の概要
本発明は、周期がＴの入力デイジタルデータ信
号が供給されて、その入力デイジタルデータ信号
の極性の変化点と同期し、零より長く周期Ｔより
短い一定の時間幅Ｄにおいて第１の論理レベルと
なり、一定の時間幅（Ｔ−Ｄ）において第２論理
レベルと成るタイミングパルスを発生するタイミ
ング回路と、相補的なタイミングを有する１対の
発振出力を発生する電圧制御発振器と、その電圧
制御発振器よりの１対の発振出力の内の一方及び
上記タイミング回路よりのタイミングパルスが供
給されて比較され、その比較出力に応じてタイミ
ングパルスの第１の論理レベルの中央に一方の発
振出力の極性の変化点が一致するように、電圧制
御発振器の発振周波数を制御する位相比較器と、
電圧制御発振器よりの１対の発振出力の内の他方
がクロツク信号として供給されると共に、入力デ
イジタルデータ信号が供給されて、そのデイジタ
ルデータ信号が抽出されるＤ形フリツプフロツプ
回路とを有する。
号が供給されて、その入力デイジタルデータ信号
の極性の変化点と同期し、零より長く周期Ｔより
短い一定の時間幅Ｄにおいて第１の論理レベルと
なり、一定の時間幅（Ｔ−Ｄ）において第２論理
レベルと成るタイミングパルスを発生するタイミ
ング回路と、相補的なタイミングを有する１対の
発振出力を発生する電圧制御発振器と、その電圧
制御発振器よりの１対の発振出力の内の一方及び
上記タイミング回路よりのタイミングパルスが供
給されて比較され、その比較出力に応じてタイミ
ングパルスの第１の論理レベルの中央に一方の発
振出力の極性の変化点が一致するように、電圧制
御発振器の発振周波数を制御する位相比較器と、
電圧制御発振器よりの１対の発振出力の内の他方
がクロツク信号として供給されると共に、入力デ
イジタルデータ信号が供給されて、そのデイジタ
ルデータ信号が抽出されるＤ形フリツプフロツプ
回路とを有する。
そして、入力デイジタル信号の入力端子とＤ形
フリツプフロツプ回路との間、又は、電圧制御発
振器よりの一方の発振出力の得られる出力端子と
位相比較器との間に、遅延時間が時間幅Ｄの１／
２である遅延回路が設けられて成るものである。
フリツプフロツプ回路との間、又は、電圧制御発
振器よりの一方の発振出力の得られる出力端子と
位相比較器との間に、遅延時間が時間幅Ｄの１／
２である遅延回路が設けられて成るものである。
実施例
以下、第４図及び第５図を参照しながら、本発
明によるデイジタルデータ抽出装置の一実施例に
ついて説明する。
明によるデイジタルデータ抽出装置の一実施例に
ついて説明する。
第４図に本発明の一実施例の構成を示す。同図
において、第１図に対応する部分には同一の符号
を付して重複説明を省略する。
において、第１図に対応する部分には同一の符号
を付して重複説明を省略する。
第４図において、５ＢはVCOであつて、この
VCO５Ｂは正相及び逆相の２出力を出力し、正
相出力Ｑを位相比較器４に供給し、逆相出力を
Ｄ−FF３に供給する。また、Ｄ−FF３には遅延
回路８を介して入力端子１からの入力データ信号
が供給される。その余の構成は第１図に示した従
来装置と同様である。
VCO５Ｂは正相及び逆相の２出力を出力し、正
相出力Ｑを位相比較器４に供給し、逆相出力を
Ｄ−FF３に供給する。また、Ｄ−FF３には遅延
回路８を介して入力端子１からの入力データ信号
が供給される。その余の構成は第１図に示した従
来装置と同様である。
本実施例の動作は次のとおりである。第５図Ａ
に示されるような周期Ｔのデータ信号が入力され
ると、タイミング回路２からのタイミングパルス
及びVCO５Ｂの正相出力Ｑは、前述と同様に、
第５図Ｂ及びＣに示すようなパルスとなる。
VCO５Ｂの逆相出力は、同図Ｄに示すように、
その立上りが入力データ信号の周期の中央のタイ
ミングより、その立下りのタイミングが入力デー
タ信号の始点よりそれぞれＤ／２だけ遅れてい
る。従つて、遅延回路８によつてＤ／２だけ遅延
された入力データ信号（第５図Ｅ参照）に対し
て、VCO５Ｂの逆相出力の立上りのタイミン
グは最適抽出時点と一致する。
に示されるような周期Ｔのデータ信号が入力され
ると、タイミング回路２からのタイミングパルス
及びVCO５Ｂの正相出力Ｑは、前述と同様に、
第５図Ｂ及びＣに示すようなパルスとなる。
VCO５Ｂの逆相出力は、同図Ｄに示すように、
その立上りが入力データ信号の周期の中央のタイ
ミングより、その立下りのタイミングが入力デー
タ信号の始点よりそれぞれＤ／２だけ遅れてい
る。従つて、遅延回路８によつてＤ／２だけ遅延
された入力データ信号（第５図Ｅ参照）に対し
て、VCO５Ｂの逆相出力の立上りのタイミン
グは最適抽出時点と一致する。
レートの小さいデータ信号が入力された場合、
遅延回路８の出力は第５図Ｆに示されるようにな
る。上述のように、VCO５Ｂの逆相出力の立
下りのタイミングは入力データ信号の始点より
Ｄ／２だけ遅れているので、第５図Ｆに示される
遅延データ信号の始点と一致する。更に、VCO
５Ｂの出力パルスの占有率が、前述のように、50
％であるとすれば、VCO５Ｂの逆相出力の立
上りのタイミングは遅延回路８の出力である遅延
データ信号の最適抽出点と一致する。
遅延回路８の出力は第５図Ｆに示されるようにな
る。上述のように、VCO５Ｂの逆相出力の立
下りのタイミングは入力データ信号の始点より
Ｄ／２だけ遅れているので、第５図Ｆに示される
遅延データ信号の始点と一致する。更に、VCO
５Ｂの出力パルスの占有率が、前述のように、50
％であるとすれば、VCO５Ｂの逆相出力の立
上りのタイミングは遅延回路８の出力である遅延
データ信号の最適抽出点と一致する。
レートの大きいデータ信号が入力された場合も
上述と全く同様である。
上述と全く同様である。
従つて、本実施例によれば、入力データ信号の
データレートの如何に拘らず、最適のタイミング
でデータを抽出することができる。
データレートの如何に拘らず、最適のタイミング
でデータを抽出することができる。
また温度変化等によつてタイミングパルス、従
つてクロツクパルスがd2だけずれても、同時に入
力データ信号もd8だけずれるので、データ抽出時
点のずれはd2−d8となり、そのずれ量は従来装置
よりも格段に少なくなる。
つてクロツクパルスがd2だけずれても、同時に入
力データ信号もd8だけずれるので、データ抽出時
点のずれはd2−d8となり、そのずれ量は従来装置
よりも格段に少なくなる。
第６図に本発明の他の実施例を示す。第６図に
おいて、入力端子１からの入力データ信号が直接
にＤ−FF３に供給されると共に、このＤ−FF３
にVCO５Ｂの正相出力Ｑがクロツク信号として
供給される。また、VCO５Ｂの逆相出力が遅
延回路８を介して位相比較器４に供給される。そ
の余の構成は第４図に示した実施例と同様であ
る。
おいて、入力端子１からの入力データ信号が直接
にＤ−FF３に供給されると共に、このＤ−FF３
にVCO５Ｂの正相出力Ｑがクロツク信号として
供給される。また、VCO５Ｂの逆相出力が遅
延回路８を介して位相比較器４に供給される。そ
の余の構成は第４図に示した実施例と同様であ
る。
第６図に示した実施例では、第５図Ａに示すよ
うなデータ信号が入力された場合、遅延回路８に
よつて遅延されたVCO５Ｂの逆相出力（第５
図Ｋ参照）が、第５図Ｃに示したと同じ位相関係
で、位相比較器４に供給されればVCO５Ｂはロ
ツクインする。このとき、VCO５Ｂの逆相出力
Ｑ及び正相出力Ｑはそれぞれ第５図Ｊ及びＨに示
すような位相関係になる。
うなデータ信号が入力された場合、遅延回路８に
よつて遅延されたVCO５Ｂの逆相出力（第５
図Ｋ参照）が、第５図Ｃに示したと同じ位相関係
で、位相比較器４に供給されればVCO５Ｂはロ
ツクインする。このとき、VCO５Ｂの逆相出力
Ｑ及び正相出力Ｑはそれぞれ第５図Ｊ及びＨに示
すような位相関係になる。
第５図Ａ及びＨから明らかなように、VCO５
Ｂの正相出力Ｑの立上りのタイミングは入力デー
タ周期の中央のタイミングと一致している。そし
て、この位相関係は入力データ信号のレートが変
動しても変らないので、第６図の実施例によつて
も、入力データレートの如何に拘らず、最適のタ
イミングでデータ信号を抽出することができる。
Ｂの正相出力Ｑの立上りのタイミングは入力デー
タ周期の中央のタイミングと一致している。そし
て、この位相関係は入力データ信号のレートが変
動しても変らないので、第６図の実施例によつて
も、入力データレートの如何に拘らず、最適のタ
イミングでデータ信号を抽出することができる。
更に、本実施例では、入力データ信号が遅延回
路を通ることなく直接にＤ−FF３に供給される
ので、入力データ信号が遅延回路において位相歪
を受けて誤り率を悪化させる虞がない。
路を通ることなく直接にＤ−FF３に供給される
ので、入力データ信号が遅延回路において位相歪
を受けて誤り率を悪化させる虞がない。
ところで、これまでの説明ではVCOの出力は
方形波でその占有率は１／２であるとしてきた
が、VCOは元来アナログ回路であつて、その発
振周波数が制御される反面、その発振出力波形は
回路構成によつて正弦波、３角波或は方形波と
様々な波形をとり得る。また、方形波の場合でも
占有率が必ずしも一定せず、温度特性、電圧特性
を持つている。このような場合、第３図Ｃに示し
たVCOの出力の立上りのタイミング、従つて同
図Ｄに示したクロツク信号の立上りのタイミング
が変動して最適抽出時点からずれてしまう。
方形波でその占有率は１／２であるとしてきた
が、VCOは元来アナログ回路であつて、その発
振周波数が制御される反面、その発振出力波形は
回路構成によつて正弦波、３角波或は方形波と
様々な波形をとり得る。また、方形波の場合でも
占有率が必ずしも一定せず、温度特性、電圧特性
を持つている。このような場合、第３図Ｃに示し
たVCOの出力の立上りのタイミング、従つて同
図Ｄに示したクロツク信号の立上りのタイミング
が変動して最適抽出時点からずれてしまう。
このような点を配慮した本発明の更に他の実施
例を第７図に示す。第７図において、５Ｍは
VCO、１１は１／Ｎ（Ｎは２以上の整数）分周器
であつて、VCO５Ｍの発振周波数は第１図、第
４図及び第６図に示したVCO５及び５Ｂの発振
周波数のＮ倍である。分周器１１には５Ｍの発振
出力が供給され、分周器１１からの逆相出力が
位相比較器４に供給され、正相出力ＱがＤ−FF
３に供給される。VCO５Ｍと分周器１１とで第
４図及び第６図のVCO５Ｂと等価である。その
余の構成は第６図に示した実施例と同様である。
例を第７図に示す。第７図において、５Ｍは
VCO、１１は１／Ｎ（Ｎは２以上の整数）分周器
であつて、VCO５Ｍの発振周波数は第１図、第
４図及び第６図に示したVCO５及び５Ｂの発振
周波数のＮ倍である。分周器１１には５Ｍの発振
出力が供給され、分周器１１からの逆相出力が
位相比較器４に供給され、正相出力ＱがＤ−FF
３に供給される。VCO５Ｍと分周器１１とで第
４図及び第６図のVCO５Ｂと等価である。その
余の構成は第６図に示した実施例と同様である。
第７図に示した実施例では、分周器１１を用い
ているため、VCO５Ｍの発振波形やその占有率
がどのようであつても、分周器１１の両出力は方
形波であり、その占有率を正確に１／２にするこ
とができる。
ているため、VCO５Ｍの発振波形やその占有率
がどのようであつても、分周器１１の両出力は方
形波であり、その占有率を正確に１／２にするこ
とができる。
従つて、第７図の実施例によれば、前述の諸利
点に加えて、クロツク信号のタイミングを安定化
することができる。
点に加えて、クロツク信号のタイミングを安定化
することができる。
上述の第４図、第６図及び第７図の実施例によ
れば、タイミング回路２のＤ分の遅延回路８の変
動と、遅延回路８の変動とが相殺し合つてクロツ
ク信号の変動量は両変動の差分と成るから、時間
幅や遅延時間が、温度や電圧によつて変動したと
しても、クロツク信号の変動量は両変動の差分と
なるので、その変動の影響を受けない。
れば、タイミング回路２のＤ分の遅延回路８の変
動と、遅延回路８の変動とが相殺し合つてクロツ
ク信号の変動量は両変動の差分と成るから、時間
幅や遅延時間が、温度や電圧によつて変動したと
しても、クロツク信号の変動量は両変動の差分と
なるので、その変動の影響を受けない。
例えば、第４図の実施例の場合について、この
ことを説明すれば、位相比較器４に供給されるタ
イミングパルスは、Ｄ分の遅延回路８の変動d2を
含んでいるが、PLLの制御で電圧制御発振器５
Ｂの出力のエツジがタイミングパルスの中央に位
置するように制御されるので、電圧制御発振器５
Ｂの出力の変動、即ち、クロツク信号の変動はd2
の１／２に成る。
ことを説明すれば、位相比較器４に供給されるタ
イミングパルスは、Ｄ分の遅延回路８の変動d2を
含んでいるが、PLLの制御で電圧制御発振器５
Ｂの出力のエツジがタイミングパルスの中央に位
置するように制御されるので、電圧制御発振器５
Ｂの出力の変動、即ち、クロツク信号の変動はd2
の１／２に成る。
本発明のデイジタルデータ抽出装置は例えばデ
イジタルVTRのスローモーシヨン、スチル或は
早送り再生に適用して好適である。
イジタルVTRのスローモーシヨン、スチル或は
早送り再生に適用して好適である。
発明の効果
以上詳述のように、本発明によれば、簡単な構
成で入力データレートの如何に拘らず、自動的に
かつ安定に最適抽出時点で作動するデイジタルデ
ータ抽出装置を得ることができる。
成で入力データレートの如何に拘らず、自動的に
かつ安定に最適抽出時点で作動するデイジタルデ
ータ抽出装置を得ることができる。
又、本発明によれば、タイミング回路のＤ分の
遅延回路の変動と、遅延回路の変動とが相殺し合
つてクロツク信号の変動量は両変動の差分と成る
から、時間幅や遅延時間が、温度や電圧によつて
変動したとしても、クロツク信号の変動量は両変
動の差分となるので、その変動の影響を受けな
い。
遅延回路の変動と、遅延回路の変動とが相殺し合
つてクロツク信号の変動量は両変動の差分と成る
から、時間幅や遅延時間が、温度や電圧によつて
変動したとしても、クロツク信号の変動量は両変
動の差分となるので、その変動の影響を受けな
い。
第１図は従来のデイジタルデータ抽出装置の構
成例を示すブロツク図、第２図及び第３図は第１
図に示した装置の説明に供する波形図、第４図は
本発明によるデイジタルデータ抽出装置の一実施
例を示すブロツク図、第５図は本発明の説明に供
する波形図、第６図及び第７図は本発明の他の実
施例を示すブロツク図、第８図は実施例の位相比
較器の動作説明のための説明図である。 ２はタイミング回路、３はＤフリツプフロツ
プ、４は位相比較器、５，５Ｂ及び５Ｍは電圧制
御発振器、８は遅延回路、１１は分周器である。
成例を示すブロツク図、第２図及び第３図は第１
図に示した装置の説明に供する波形図、第４図は
本発明によるデイジタルデータ抽出装置の一実施
例を示すブロツク図、第５図は本発明の説明に供
する波形図、第６図及び第７図は本発明の他の実
施例を示すブロツク図、第８図は実施例の位相比
較器の動作説明のための説明図である。 ２はタイミング回路、３はＤフリツプフロツ
プ、４は位相比較器、５，５Ｂ及び５Ｍは電圧制
御発振器、８は遅延回路、１１は分周器である。
Claims (1)
- 【特許請求の範囲】 １ 周期がＴの入力デイジタルデータ信号が供給
されて、該入力デイジタルデータ信号の極性の変
化点と同期し、０より長く上記周期Ｔより短い一
定の時間幅Ｄにおいて第１の論理レベルとなり、
一定の時間幅（Ｔ−Ｄ）において第２の論理レベ
ルと成るタイミングパルスを発生するタイミング
回路と、 相補的なタイミングを有する１対の発振出力を
発生する電圧制御発振器と、 該電圧制御発振器よりの１対の発振出力の内の
一方及び上記タイミング回路よりのタイミングパ
ルスが供給されて比較され、その比較出力に応じ
て上記タイミングパルスの第１の論理レベルの中
央に上記一方の発振出力の極性の変化点が一致す
るように、上記電圧制御発振器の発振周波数を制
御する位相比較器と、 上記電圧制御発振器よりの１対の発振出力の内
の他方がクロツク信号として供給されると共に、
上記入力デイジタルデータ信号が供給されて、上
記デイジタルデータ信号が抽出されるＤ形フリツ
プフロツプ回路とを有し、 上記入力デイジタル信号の入力端子と上記Ｄ形
フリツプフロツプ回路との間に、遅延時間が上記
時間幅Ｄの１／２である遅延回路が設けられて成
ることを特徴とするデイジタルデータ抽出装置。 ２ 周期がＴの入力デイジタルデータ信号が供給
されて、該入力デイジタルデータ信号の極性の変
化点と同期し、０より長く上記周期Ｔより短い一
定の時間幅Ｄにおいて第１の論理レベルとなり、
一定の時間幅（Ｔ−Ｄ）において第２の論理レベ
ルと成るタイミングパルスを発生するタイミング
回路と、 相補的なタイミングを有する１対の発振出力を
発生する電圧制御発振器と、 該電圧制御発振器よりの１対の発振出力の内の
一方及び上記タイミング回路よりのタイミングパ
ルスが供給されて比較され、その比較出力に応じ
て上記タイミングパルスの第１の論理レベルの中
央に上記一方の発振出力の極性の変化点が一致す
るように、上記電圧制御発振器の発振周波数を制
御する位相比較器と、 上記電圧制御発振器よりの１対の発振出力の内
の他方がクロツク信号として供給されると共に、
上記入力デイジタルデータ信号が供給されて、上
記デイジタルデータ信号が抽出されるＤ形フリツ
プフロツプ回路とを有し、 上記電圧制御発振器よりの一方の発振出力の得
られる出力端子と上記位相比較器との間に、遅延
時間が上記時間幅Ｄの１／２である遅延回路が設
けられて成ることを特徴とするデイジタルデータ
抽出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181194A JPS6072437A (ja) | 1983-09-29 | 1983-09-29 | デイジタルデ−タ抽出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181194A JPS6072437A (ja) | 1983-09-29 | 1983-09-29 | デイジタルデ−タ抽出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072437A JPS6072437A (ja) | 1985-04-24 |
| JPH0552694B2 true JPH0552694B2 (ja) | 1993-08-06 |
Family
ID=16096490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181194A Granted JPS6072437A (ja) | 1983-09-29 | 1983-09-29 | デイジタルデ−タ抽出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072437A (ja) |
-
1983
- 1983-09-29 JP JP58181194A patent/JPS6072437A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6072437A (ja) | 1985-04-24 |
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