JPH03145327A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＰＬＬ回路、特にエツジ型位相比較器を用い
たＰＬＬ回路に関する。

〔発明の概要〕

この発明は、ＰＬＬ回路に於いて、エツジ型位相比較器
の一方の入力信号に、他方の入力信号の微分波形を重畳
して位相比較を行うエツジ型位相比較器を備えたことに
よって、ＰＬＬ回路がロックしている状態に於いて、エ
ツジ型位相比較器に供給される信号間の位相差を減少さ
せることができ、また、狭くて非連続的な不感帯領域に
比して、より広い、そして連続的な不感帯領域を等価的
に設定でき、更に、クロックのジッタを減少させること
ができるようにしたものである。

〔従来の技術〕

デジタルオーディオ装置に於けるデジタルデータのやり
とりは、ピットクロック或いはワードクロック〔以下、
単にクロックと称する〕を基準にして行なわれ、これら
のクロックは、−ｉ的にＰＬＬ回路によって原デジタル
データの変調信号から生成される。

上述のＰＬＬ回路の位相比較器として、エツジ型位相比
較器が用いられる場合には、入力される信号の、ｆｊＩ
Ｔえば、ワードシンクのエツジの位相に基づいて、ｖＣ
Ｏを制御しクロックを形成するための制御パルスがエツ
ジ型位相比較器で生成される。

〔発明が解決しようとする課題〕

上述したエツジ型位相比較器では、ＰＬＬ回路がロック
され、且つ入力される信号間の位相差が僅かであっても
、位相差に対して反応してしまい、ｖＣＯの発振出力に
変化を住じてしまうことがあった。

つまり、ＰＬＬ回路がロックしていても、上述の位相差
に対応してエツジ型位相比較器から制御パルスが頻繁に
出力されることがあり、この場合には、頻繁に出力され
る制御パルスがＶＣＯＯ外乱となるため、ｖＣＯの発振
出力が変化し、ｖＣＯの発振出力としてのクロックに、
例えば、数筋程度のジッタが発生するという問題点があ
った。

また、ジッタが発生すると、クロックの精度が低下して
しまうという問題点があった。そして、このクロックは
、システム全体の基準クロックとして用いられるため、
クロックの精度が低下してしまうと、正確な信号処理が
困難になってしまうという問題点があった。

従って、この発明の目的は、クロックに於けるジッタを
大幅に減少させ得るＰＬＬ回路を提供することにある。

〔課題を解決するための手段〕

この発明は、エツジ型位相比較器の一方の入力信号に、
他方の入力信号の微分波形を重畳して位相比較を行うエ
ツジ型位相比較器を備えた構成としている。

Ｃ作用〕 エツジ型位相比較器の一方の入力信号に、他方の入力信
号の微分波形が重畳されることによって、双方の入力信
号間の位相差が減少される。このことは、狭くて非連続
的な不感帯領域に比して、より広い、そして、連続的な
不感帯領域が、エツジ型位相比較器の特性として設定さ
れることと等価である。

これによって、ＰＬＬ回路がロックしている状態に於い
て、入力信号間に位相差があっても、エツジ型位相比較
器からは、■ＣｏＯ外乱となるような制御パルスの頻繁
な発生が防止される。従って、ｖＣＯの発振出力、即ち
、クロックに於けるジッタを減少させることができ、ク
ロックの精度が向上し、正確な信号処理が行なえる。

〔実施例〕

以下、この発明の一実施例について第１図乃至第７図を
参照して説明する。

第１図の構成に於いて、Ｅ　Ｉ　Ａ　Ｊ　（ｆ！１ｅｃ
ｔｒｉｃ　Ｉｎｄｕｓｔｒｉｅｓ　Ａｓ５ｏｃｉａｔｉ
ｏｎ　ｏｆ　Ｊａｐａｎ）規格に基づくデジタルオーデ
ィオ信号ＤＡが、端子１を介してワードシンクデコーダ
２に供給される。

また、コントローラ３では、分周器４から供給されるク
ロックＣＬＫに基づいて、プリアンプルのパターンを検
出するためのタイミング信号ＴＩが形成され、このタイ
ミング信号ＴＩがワードシンクデコーダ２に供給される
。

ワードシンクデコーダ２では、コントローラ３から供給
されるタイミング信号ＴＩに基づいて、デジタルオーデ
ィオ信号ＤＡに於けるプリアンプルのパターンの検出が
なされる。プリアンプルのパターンの検出がなされた場
合には、第２図Ａに示されるようなパルスＰ２が出力さ
れ、このパルスＰ２は微分波形形成回路５に供給される
。

一方、分周器４からは、第２図Ｂに示されるようなパル
スＰ４が、微分波形形成回路５に供給される。

微分波形形成回路５は、第１図中、−点鎖線で示される
ような格子形の構成とされている。即ち、ワードシンク
デコーダ２の出力側に抵抗６の一端が接続されており、
この抵抗６の他端はエツジ型位相比較器Ｃ以下、単に位
相比較器と称する〕７の入力端子７Ａに接続されている
。また、分周器４の出力側に抵抗８の一端が接続されて
おり、この抵抗８の他端は位相比較器７の入力端子７Ｂ
に接続されている。そして、抵抗６の他端側の点９と、
抵抗８の一端側の点１０が、微分波形形成用のコンデン
サ１１を介して接続されている。更に、抵抗６の一端側
の点１２と、抵抗８の他端側の点１３が、微分波形形成
用のコンデンサ１４を介して接続されている。

ワードシンクデコーダ２から供給されるパルスＰ２は、
一方では、抵抗６を介して位相比較器７の入力端子７Ａ
に供給され、また、他方では、コンデンサ１４に供給さ
れる。このコンデンサ１４では、パルスＰ２に基づいて
微分波形ＷＤ２が形成され、この微分波形ＷＤ２が、分
周器４から供給されるパルスＰ４に重畳されて信号ＳＢ
が形成される。この信号ＳＢが位相比較器７の入力端子
７Ｂに供給される。

分周器１４から供給されるパルスＰ４は、一方では、抵
抗８を介して位相比較器７の入力端子７Ｂに供給され、
また、他方では、コンデンサ１１に供給される。このコ
ンデンサ１１では、パルスＰ４に基づいて微分波形ＷＤ
４が形成され、この微分波形ＷＤ４が、ワードシンクデ
コーダ２から供給されるパルスＰ２に重畳されて信号Ｓ
Ａが形成される。この信号ＳＡが位相比較器７の入力端
子７Ａに供給される。

微分波形ＷＤ２、ＷＤ４の形成と、微分波形ＷＤ２、Ｗ
Ｄ４のパルスＰ２、Ｐ４に対する重畳の状況が第３図乃
至第５図に示されている。第３図ＡにはパルスＰ２が示
され、このパルスＰ２の微分波形ＷＤ２が第３図Ｃに示
されている。また、第３図ＢにはパルスＰ４が示され、
このパルスＰ４の微分波形ＷＤ４が第３図りに示されて
いる。

そして、パルスＰ２に微分波形ＷＤ４を加えて形成され
た信号ＳＡが第３図已に示され、パルスＰ４に微分波形
ＷＤ２を加えて形成された信号ＳＢが第３図Ｆに示され
ている。尚、第４図及び第５図が第３図と異なる点は、
パルスＰ２、Ｐ４、微分波形ＷＤ２、ＷＤ４、信号ＳＡ
、ＳＢ等の位相関係なので、第４図及び第５図の説明で
は第３図と同様の点について重複する説明を省略する。

第３図の場合には、パルスＰ２、Ｐ４に位相差がないた
め、第３図已に示されている信号ＳＡが位相比較器７の
入力端子７Ａに供給されると共に、第３図Ｆに示されて
いる信号ＳＢが位相比較器７の入力端子７Ｂに供給され
る。上述のようにパルスＰ２、Ｐ４に位相差がないため
、第３図Ｅ、第３図Ｆに示される信号ＳＡ、ＳＢ間にも
位相差は生じないが、微分波形ＷＤ２、ＷＤ４の重畳に
よって、信号ＳＡ、ＳＢの夫々の位相は、図中矢示の如
く、僅かに進む。

第４図の場合には、パルスＰ４に対してパルスＰ２の進
んでいる状態が示されている。第４図Ｅ１第４図Ｆから
も明らかなように、パルスＰ４に微分波形ＷＤ２の重畳
された信号ＳＢの位相が、図中矢示の如く、進むことに
より、信号ＳＡ、ＳＢは略同位相とされる。

第５図の場合には、パルスＰ２に対してパルスＰ４の進
んでいる状態が示されている。第５図Ｅ１第５図Ｆから
も明らかなように、パルスＰ２に微分波形ＷＤ４の重畳
された信号ＳＡの位相が、図中矢示の如く、進むことに
より、信号５ＡＳＳＢは略同位相とされる。

このように、パルスＰ２にパルスＰ４の微分波形ＷＤ４
が重畳されると共に、パルスＰ４にパルスＰ２の微分波
形ＷＤ２が重畳されることによって、信号ＳＡ、ＳＢが
、略、同位相とされる。

第６図には、微分波形ＷＤ２、ＷＤ４の重畳によって形
成される新たな不感帯領域ＡＲ２が示される。即ち、第
６図中の一点鎖線で示される狭くて非連続的な不感帯領
域ＡＲＩに比して、第６図中の実線で示されるより広い
、例えば、数部程度の、そして、連続的な不感帯領域Ａ
Ｒ２が、位相比較器７の特性として等価的に設定された
ことになる。

従って、ＰＬＬ回路がロックしている状態で、入力され
るパルスＰ２、Ｐ４に多少の位相差があっても位相比較
器７からは、ＶＣＯ１５の外乱となるような制御パルス
Ｐｃｏｎｔの頻繁な発生が防止される。この結果、ＶＣ
Ｏ１５の出力であるクロックＣＬＫ　、　ＣＬＫＯに於
けるジッタが減少せしめられ、クロックの精度を向上さ
せることができ、正確な信号処理が行える。

位相比較器７では、デジタルオーディオ信号ＤＡのワー
ドシンクのエツジで位相比較がなされる。

つまり、入力端子７Ａ、７Ｂに供給される信号５ＡＳＳ
Ｂの、例えば、立ち下がりエツジで位相比較がなされ、
その位相差に応じたパルス、例えば、第２図Ｃに示され
るような制御パルスＰＣｏｎｔが形成される。この制御
パルスＰｃｏｎｔは、ローパスフィルタ１６に供給され
る。

制御パルスＰｃｏｎｔは、パルスＰ２がパルスＰ４より
も進んでいる場合には、第２図Ｃに示されるように、各
パルスＰ２、Ｐ４の立ち下がりエツジの間でハイレベル
（電源電圧Ｖｃｃレベル）となる。

また、制御パルスＰｃｏｎｔは、パルスＰ２とパルスｐ
４が同位相の場合には、ハイインピーダンスオフ状態と
なる。そして、＠御パルスＰｃｏｎｔは、パルスＰ２が
パルスＰ４よりも遅れている場合には、各パルスＰ２、
Ｐ４の立ち下がりエツジの間でローレベル（アースレベ
ル）となる。

ローパスフィルタ１６では、上述の制御パルスｐｃｏｎ
ｔが、第２図りに示されるようなレベルの信号■ＯＵＴ
トサレ、コノ信号ＶＯＵＴがＶＣＯ１５に供給される。

ＶＣＯ１５では、第２図りに示される信号ＶＯＵＴのレ
ベルに対応する周波数の信号が発振され、分周器４に供
給される。

分周器４では、ＶＣＯ１５から供給される信号が所定の
分周比にて分周されることによってクロックＣＬＫ　と
パルスＰ４が形成される。クロックＣＬにはコントロー
ラ３に供給され、パルスＰ４は微分波形形成回路５の点
１０側に供給される。また、詳述せぬものの他の各種の
分周比にて分周されたクロックＣＬＫＯが基準クロック
として、図示せぬ他の回路ブロックに供給される。

第７図には、上述の一実施例の変形例が示されている。

この変形例が、上述の一実施例と異なる点は、微分波形
形成回路５の構成である。即ち、第１図に示される微分
波形形成回路５の構成に代えて、コンデンサ２１が用い
られていることである。尚、上述の一実施例と同一の部
分は、同一符号を用い重複する説明を省略する。

パルスＰ２の供給される端子２２が位相比較器７の入力
端子７Ａに接続されており、パルスＰ４の供給される端
子２３が位相比較器７の入力端子７Ｂに接続されている
場合、端子２２．２３間に、微分波形形成用のコンデン
サ２１が接続されている。

このように、パルスＰ２に、コンデンサ２１にて形成さ
れた微分波形ＷＤ４が重畳されると共に、パルスＰ４に
、コンデンサ２１にて形成された微分波形ＷＤ２が重畳
されることによって、信号ＳＡ、ＳＢが、略、同位相と
される。尚、端子２４は、位相比較器７から制御パルス
Ｐｃｏｎｔを取り出すためのものである。

この変形例の他の構成、動作は、上述の一実施例と同様
であるので、重複する説明を省略する。

この実施例では、ワードシンクのエツジと、パルスＰ４
のエツジの位相比較に基づいて、制御パルスＰｃｏｎｔ
が形成されているが、これに限定されることなく、デー
タのエツジを用いて同様の処理を行なわせるようにして
も良い。

〔発明の効果〕

この発明にがかるＰＬＬ回路によれば、エツジ型位相比
較器の一方の入力信号に、他方の入力信号の微分波形を
重畳して位相比較を行うようにしているので、ＰＬＬ回
路がロックしている状態において、エツジ型位相比較器
に′供給される信号間の位相差を減少させることができ
るという効果がある。まｋ、この信号間の位相差の減少
は、狭くて非連続的な不感帯領域に比して、より広い、
そして、連続的な不感帯領域をエツジ型位相比較器の特
性として等価的に設定できるという効果がある。従って
、ＰＬＬ回路がロックしている状態で、■ＣＯＯ外乱と
なるような制御パルスの頻繁な発生が防止され、この結
果、ｖＣＯの出力であるクロックに於けるジッタを大幅
に減少させることができ、クロックの精度を向上させる
ことができる。

更に、クロックの精度が向上するので、正確な信号処理
が可能になるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は夫々、エツジ型位相比較器の動作を示すタイミングチ
ャート、第３図乃至第５図は夫々、パルスに微分波形の
重畳される状態を示す図、第６図は不感帯領域を示す図
、第７図は変形例を示す図である。 図面における主要な符号の説明 ７：エツジ型位相比較器、Ｐ２、Ｐ４：パルス、ＷＤ２
、ＷＤ４：微分波形、ＳＡ、ＳＢ：信号、ＰＣＯｎｔ：
制御パルス。

Claims (1)

【特許請求の範囲】
1. エッジ型位相比較器の一方の入力信号に、他方の入力信
   号の微分波形を重畳して位相比較を行うエッジ型位相比
   較器を備えることを特徴とするＰＬＬ回路。