JPS645769B2 - - Google Patents
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- JPS645769B2 JPS645769B2 JP57175016A JP17501682A JPS645769B2 JP S645769 B2 JPS645769 B2 JP S645769B2 JP 57175016 A JP57175016 A JP 57175016A JP 17501682 A JP17501682 A JP 17501682A JP S645769 B2 JPS645769 B2 JP S645769B2
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- JP
- Japan
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- clock
- output
- frequency clock
- reference frequency
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- 230000010355 oscillation Effects 0.000 claims description 20
- 230000000630 rising effect Effects 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 14
- 230000003111 delayed effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 230000002250 progressing effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル集積回路に関し、特に
PLL(Phase Locked Loop)方式で可変周波数
発振器の発振周波数を制御するための位相比較器
と所定レートのクロツクで動作する周辺デイジタ
ル回路とを有する集積回路に関する。
PLL(Phase Locked Loop)方式で可変周波数
発振器の発振周波数を制御するための位相比較器
と所定レートのクロツクで動作する周辺デイジタ
ル回路とを有する集積回路に関する。
PLL方式で制御される可変周波数発振器は、
その基準周波数クロツクとして水晶発振子等で発
生される安定な周波数を使用する事により極めて
安定な任意の周波数を得る事ができ、しかも調整
個所がほとんどないという事から現在では通信機
は云うに及ばず民生用のラジオ受信機等にも広く
用いられている。
その基準周波数クロツクとして水晶発振子等で発
生される安定な周波数を使用する事により極めて
安定な任意の周波数を得る事ができ、しかも調整
個所がほとんどないという事から現在では通信機
は云うに及ばず民生用のラジオ受信機等にも広く
用いられている。
また最近では半導体技術の進歩によりマイクロ
コンピユータと同一基板上にPLL用の回路の一
部(特に位相比較器)を組み込んだ集積回路も広
く用いられるに至つている。しかしながら、位相
比較のための基準クロツクとマイクロコンピユー
タ等のその他の周辺のデジタル回路のための所定
レートクロツクとを一つの原発振クロツクから得
て、これらを同一基板上に組み込んだ場合、その
他のデジタル回路から発生されるノイズにより
PLL部にそのスプリアスが重畳されるという問
題があつた。
コンピユータと同一基板上にPLL用の回路の一
部(特に位相比較器)を組み込んだ集積回路も広
く用いられるに至つている。しかしながら、位相
比較のための基準クロツクとマイクロコンピユー
タ等のその他の周辺のデジタル回路のための所定
レートクロツクとを一つの原発振クロツクから得
て、これらを同一基板上に組み込んだ場合、その
他のデジタル回路から発生されるノイズにより
PLL部にそのスプリアスが重畳されるという問
題があつた。
本発明の目的は上記の様に不要なスプリアスの
発生を著しく低減させた集積回路を提供すること
にある。
発生を著しく低減させた集積回路を提供すること
にある。
本発明による集逝回路の特徴は、原発振クロツ
クから基準周波数クロツクを得るための信号経路
および上記原発振クロツクから所定レートクロツ
クを得るための信号経路の一方に位相変更手段を
設け、基準周波数クロツクの該位相比較のための
基準エツジが所定レートクロツクの立上りおよび
立下りエツジと一致しない様にしたことにある。
クから基準周波数クロツクを得るための信号経路
および上記原発振クロツクから所定レートクロツ
クを得るための信号経路の一方に位相変更手段を
設け、基準周波数クロツクの該位相比較のための
基準エツジが所定レートクロツクの立上りおよび
立下りエツジと一致しない様にしたことにある。
以下図面を参照しながら本発明の詳細な説明を
行う。
行う。
第1図は一般的なPLL回路のブロツク・ダイ
アグラムである。基準周波数クロツク発生器1の
出力2および可変分周器3の出力4は位相比較器
5に入力されて比較される。出力4の位相が出力
2よりも遅れている時は、位相比較器5は出力7
に高レベルを出力し、一方、進んでいる時は低レ
ベルを出力する。また、出力2及び出力4の位相
が全く一致している場合には出力7は高インピー
ダンスとなる。LPF(ローパスフイルタ)8は出
力7の信号を積分し、VCO(電圧制御発振器)9
に出力7の波形に応じた直流電圧を供給する。
VO9はLPF8の出力電圧に応じた周波数で発振
し、その発振出力は可変分周器3へ入力される。
アグラムである。基準周波数クロツク発生器1の
出力2および可変分周器3の出力4は位相比較器
5に入力されて比較される。出力4の位相が出力
2よりも遅れている時は、位相比較器5は出力7
に高レベルを出力し、一方、進んでいる時は低レ
ベルを出力する。また、出力2及び出力4の位相
が全く一致している場合には出力7は高インピー
ダンスとなる。LPF(ローパスフイルタ)8は出
力7の信号を積分し、VCO(電圧制御発振器)9
に出力7の波形に応じた直流電圧を供給する。
VO9はLPF8の出力電圧に応じた周波数で発振
し、その発振出力は可変分周器3へ入力される。
本発明を理解するに当つては位相比較器の動作
の理解が重要であるので、位相比較器の部分のみ
をもう少し詳しく説明する。第2図は第1図に示
した可変分周器3の出力4と、基準周波数発生器
1の出力2と、位相比較器5の出力7との関係を
示したタイミング図である。第2図から明らかな
様に、出力4の位相が出力2に較べて遅れている
場合は出力2の立ち上りエツジから出力4の立ち
上りエツジの間高レベルを出力する。また、逆に
出力4の位相が進んでいる場合には、出力4の立
ち上りエツジから出力2の立ち上りエツジの間低
レベルが出力7から出力される。これら2つの場
合以外は出力7は高インピーダンス状態となる。
の理解が重要であるので、位相比較器の部分のみ
をもう少し詳しく説明する。第2図は第1図に示
した可変分周器3の出力4と、基準周波数発生器
1の出力2と、位相比較器5の出力7との関係を
示したタイミング図である。第2図から明らかな
様に、出力4の位相が出力2に較べて遅れている
場合は出力2の立ち上りエツジから出力4の立ち
上りエツジの間高レベルを出力する。また、逆に
出力4の位相が進んでいる場合には、出力4の立
ち上りエツジから出力2の立ち上りエツジの間低
レベルが出力7から出力される。これら2つの場
合以外は出力7は高インピーダンス状態となる。
この説明から明らかな様に、ここで説明した位
相比較器に於いては位相の比較は入力信号の立ち
上りエツジで行われる。つまり、この場合、この
位相比較に於ける有効なエツジは立ち上りであ
る。理論上は、PLLがロツクしている状態、即
ち、第1図に於いて出力2と出力4の立ち上りエ
ツジが全く重なつた状態に於いては出力7は高イ
ンピーダンス状態となり、出力2と出力4の立ち
上りエツジのタイミングが少しでもずれた場合に
は、その位相差に応じたレベルが出力7に出力さ
れる。しかし、実際のPLLに於いてはロツク状
態に於いても位相比較器の2つの入力の位相は全
く一致した状態で固定されず、第3図に示す様に
ある程度位相のずれた状態で固定されるのが一般
的である。この場合、位相比較器5の出力7から
は、基準周波数の周期でパルスが出力される。従
つてローパスフイルタ8は基準周波数以下の成分
を通過させる様に設計すればよい。
相比較器に於いては位相の比較は入力信号の立ち
上りエツジで行われる。つまり、この場合、この
位相比較に於ける有効なエツジは立ち上りであ
る。理論上は、PLLがロツクしている状態、即
ち、第1図に於いて出力2と出力4の立ち上りエ
ツジが全く重なつた状態に於いては出力7は高イ
ンピーダンス状態となり、出力2と出力4の立ち
上りエツジのタイミングが少しでもずれた場合に
は、その位相差に応じたレベルが出力7に出力さ
れる。しかし、実際のPLLに於いてはロツク状
態に於いても位相比較器の2つの入力の位相は全
く一致した状態で固定されず、第3図に示す様に
ある程度位相のずれた状態で固定されるのが一般
的である。この場合、位相比較器5の出力7から
は、基準周波数の周期でパルスが出力される。従
つてローパスフイルタ8は基準周波数以下の成分
を通過させる様に設計すればよい。
次にマイクロコンピユータ等その他のデジタル
回路が位相比較器と同一半導体基板に組み込まれ
た場合を考える。いま120kHzの原発振クロツク
を4分周した30kHzを基準周波数クロツクとした
位相比較器と、同一の原発振を3分周した40kHz
を動作クロツクとするデジタル回路とが同一半導
体基板上に組み込まれているとすると、第4図に
示すように基準周波数クロツクの立上りエツジは
周辺デジタル回路の動作クロツクのエツジと
100μsec(=10kHz)の周期で重なる。一般的にク
ロツクに同期して動作するデジタル回路に於いて
は、そのクロツクの変化点で最大の電力が消費さ
れるため、クロツクに同期して半導体基板の電位
や電源等の電位が変動する。これは、位相比較器
への基準周波数クロツクに対し100μsecごとにそ
の立ち上りエツジに変動をもたらすことになり、
それは所謂ジツタとして観測される。位相比較器
の入力に於けるジツタは位相の変動として検出さ
れるため、この様な構成の集積回路に於いては、
位相比較器の出力波形の周波数成分として基準周
波数の30kHzの他に10kHzの成分が重畳される。
このため、この様な構成の集積回路を使用した
PLL回路に於いては、ローパスフイルタのカツ
ト・オフ周波数を10kHzにせざるを得ず、この結
果PLLのロツク・アツプ・タイムが増加すると
いう欠点があつた。
回路が位相比較器と同一半導体基板に組み込まれ
た場合を考える。いま120kHzの原発振クロツク
を4分周した30kHzを基準周波数クロツクとした
位相比較器と、同一の原発振を3分周した40kHz
を動作クロツクとするデジタル回路とが同一半導
体基板上に組み込まれているとすると、第4図に
示すように基準周波数クロツクの立上りエツジは
周辺デジタル回路の動作クロツクのエツジと
100μsec(=10kHz)の周期で重なる。一般的にク
ロツクに同期して動作するデジタル回路に於いて
は、そのクロツクの変化点で最大の電力が消費さ
れるため、クロツクに同期して半導体基板の電位
や電源等の電位が変動する。これは、位相比較器
への基準周波数クロツクに対し100μsecごとにそ
の立ち上りエツジに変動をもたらすことになり、
それは所謂ジツタとして観測される。位相比較器
の入力に於けるジツタは位相の変動として検出さ
れるため、この様な構成の集積回路に於いては、
位相比較器の出力波形の周波数成分として基準周
波数の30kHzの他に10kHzの成分が重畳される。
このため、この様な構成の集積回路を使用した
PLL回路に於いては、ローパスフイルタのカツ
ト・オフ周波数を10kHzにせざるを得ず、この結
果PLLのロツク・アツプ・タイムが増加すると
いう欠点があつた。
第5図は本発明の一実施例で基準周波数ref及
び動作クロツクopの発生回路を示したものであ
る。この回路の基本的な構成は第4図に示したタ
イミングを発生する回路と同一であるが、原発振
器51からの原発振クロツクoscがインバータ5
2を介して4分周器53に入力されている点が異
なる。
び動作クロツクopの発生回路を示したものであ
る。この回路の基本的な構成は第4図に示したタ
イミングを発生する回路と同一であるが、原発振
器51からの原発振クロツクoscがインバータ5
2を介して4分周器53に入力されている点が異
なる。
第6図は第5図の回路による原発振クロツク
osc、基準周波数クロツクref及び動作クロツク
opのタイミングを示したタイミング図である。
第6図から明らかな様に本実施例ではインバータ
52を介しているため基準周波数クロツクrefの
レベルの変化は原発振クロツクの立ち下りのタイ
ミングとなり、動作クロツクの立上りおよび立下
りエツジはいずれも基準周波数クロツクの基準と
して使用される立上りエツジは重なる事はなくな
り、その結果ジツタの発生はない。この事から第
5図の回路を有する集積回路を使用したPLL回
路に於いては位相比較器の出力の周波数成分は
30kHzのみとなり、したがつて、第4図の場合と
くらべてローパスフイルタのカツト・オフ周波数
を上げる事ができPLLのロツク・アツプ・タイ
ムを改善できる。
osc、基準周波数クロツクref及び動作クロツク
opのタイミングを示したタイミング図である。
第6図から明らかな様に本実施例ではインバータ
52を介しているため基準周波数クロツクrefの
レベルの変化は原発振クロツクの立ち下りのタイ
ミングとなり、動作クロツクの立上りおよび立下
りエツジはいずれも基準周波数クロツクの基準と
して使用される立上りエツジは重なる事はなくな
り、その結果ジツタの発生はない。この事から第
5図の回路を有する集積回路を使用したPLL回
路に於いては位相比較器の出力の周波数成分は
30kHzのみとなり、したがつて、第4図の場合と
くらべてローパスフイルタのカツト・オフ周波数
を上げる事ができPLLのロツク・アツプ・タイ
ムを改善できる。
なお、第5図では基準周波数クロツクの変化を
原発振クロツクの立ち下りのタイミングにする事
により基準周波数クロツクの立上りエツジと動作
クロツクのエツジが一致しない様にしたが、基準
周波数クロツクの方を原発振クロツクの立ち上り
エツジで変化する様にし、一方動作クロツクを原
発振の立ち下りエツジで変化する様にしても本発
明の目的が達せられる事は云うまでもない。
原発振クロツクの立ち下りのタイミングにする事
により基準周波数クロツクの立上りエツジと動作
クロツクのエツジが一致しない様にしたが、基準
周波数クロツクの方を原発振クロツクの立ち上り
エツジで変化する様にし、一方動作クロツクを原
発振の立ち下りエツジで変化する様にしても本発
明の目的が達せられる事は云うまでもない。
第7図は本発明のもう一つの実施例のブロツ
ク・ダイアグラムである。なお、第7図のブロツ
クに於いて、第5図のものと共通のブロツクには
同一番号が付してある。この実施例では4分周器
74の出力信号72を原発振クロツクosc及び原
発振クロツクを2分周した信号71によりD−タ
イプフリツプフロツプ75を用いてデジタル的に
遅延させる事によつて動作クロツク55のエツジ
と基準周波数クロツクrefの立上りエツジが重な
らない様にしている。
ク・ダイアグラムである。なお、第7図のブロツ
クに於いて、第5図のものと共通のブロツクには
同一番号が付してある。この実施例では4分周器
74の出力信号72を原発振クロツクosc及び原
発振クロツクを2分周した信号71によりD−タ
イプフリツプフロツプ75を用いてデジタル的に
遅延させる事によつて動作クロツク55のエツジ
と基準周波数クロツクrefの立上りエツジが重な
らない様にしている。
第8図はこれらの信号のタイミングを示したタ
イミング図である。なお、この実施例では基準周
波数refのエツジをデジタル的に遅延させたが、
これはアナログ的にたとえばゲートの伝達延等を
利用して遅延させてもよい。また、第7図の実施
例では基準周波数クロツクrefの方を遅延させた
が、これも動作クロツクopの方を遅延させても
同様の効果が得られる。
イミング図である。なお、この実施例では基準周
波数refのエツジをデジタル的に遅延させたが、
これはアナログ的にたとえばゲートの伝達延等を
利用して遅延させてもよい。また、第7図の実施
例では基準周波数クロツクrefの方を遅延させた
が、これも動作クロツクopの方を遅延させても
同様の効果が得られる。
第9図は第7図に示す実施例の応用例のブロツ
ク・ダイアグラムである。この例では第7図に於
ける動作クロツクをPLLのもう1つの基準周波
数として使用しており、その2つの周波数は選択
回路91でどちらか一方が選択されD−タイプ・
フリツプ・フロツプ75で遅延されて基準周波数
信号クロツクとなる。この様に本実施例では、位
相比較に入力すべき基準周波数クロツクが複数種
類あつた場合の使用していない基準周波数クロツ
クが、使用にあずかつている基準周波数クロツク
に与えるジツタの影響をも取り除く事ができる。
ク・ダイアグラムである。この例では第7図に於
ける動作クロツクをPLLのもう1つの基準周波
数として使用しており、その2つの周波数は選択
回路91でどちらか一方が選択されD−タイプ・
フリツプ・フロツプ75で遅延されて基準周波数
信号クロツクとなる。この様に本実施例では、位
相比較に入力すべき基準周波数クロツクが複数種
類あつた場合の使用していない基準周波数クロツ
クが、使用にあずかつている基準周波数クロツク
に与えるジツタの影響をも取り除く事ができる。
以上説明した様に、本発明によれば、位相比較
器とその他のデジタル回路を含む集積回路に於い
て、その位相比較器へ入力される基準周波数クロ
ツクの周辺デジタル回路の動作クロツクに起因す
るジツタの発生がなくなる。したがつて、本発明
による集積回路を用いたPLL回路の特性は飛躍
的に向上する。
器とその他のデジタル回路を含む集積回路に於い
て、その位相比較器へ入力される基準周波数クロ
ツクの周辺デジタル回路の動作クロツクに起因す
るジツタの発生がなくなる。したがつて、本発明
による集積回路を用いたPLL回路の特性は飛躍
的に向上する。
第1図はPLLの動作原理を示すブロツク・ダ
イアグラム、第2図は第1図の位相比較器5の動
作を示すタイミング図、第3図は実際のPLL回
路の位相比較器の動作を示すタイミング図、第4
図は原発振クロツクから発生された動作クロツク
の影響で同様に発生された基準周波数クロツクの
エツジにジツタが発生している様子を示すタイミ
ング図、第5図は本発明の一実施例のブロツク・
ダイアグラム、第6図は第5図の実施例の動作を
示すタイミング図、第7図は本発明のもう一つの
実施例を示すブロツクダイアグラム、第8図は第
7図の実施例の動作を示すタイミング図、第9図
は本発明の応用例を示すブロツク図である。 1:基準周波数発生器、3:可変分周器。
イアグラム、第2図は第1図の位相比較器5の動
作を示すタイミング図、第3図は実際のPLL回
路の位相比較器の動作を示すタイミング図、第4
図は原発振クロツクから発生された動作クロツク
の影響で同様に発生された基準周波数クロツクの
エツジにジツタが発生している様子を示すタイミ
ング図、第5図は本発明の一実施例のブロツク・
ダイアグラム、第6図は第5図の実施例の動作を
示すタイミング図、第7図は本発明のもう一つの
実施例を示すブロツクダイアグラム、第8図は第
7図の実施例の動作を示すタイミング図、第9図
は本発明の応用例を示すブロツク図である。 1:基準周波数発生器、3:可変分周器。
Claims (1)
- 1 可変周波数クロツクおよび原発振クロツクか
ら得た基準周波数クロツクを受け前記基準周波数
クロツクの立上りおよび立下りエツジの一方を基
準のエツジとして当該基準のエツジに対する前記
可変周波数クロツク立上りエツジ又は立下りエツ
ジの位相差情報を発生する位相比較器と、前記位
相比較器への電源電圧を共用し前記原発振クロツ
クから得た所定周波数クロツクに応じたタイミン
グで動作する周辺デイジタル回路とが同一の半導
体基板上に集積化された集積回路において、前記
原発振クロツクから前記基準周波数クロツクを得
るための信号経路および前記原発振クロツクから
前記所定周波数クロツクを得るための信号経路の
一方に位相変更手段を設け、前記基準周波数クロ
ツクの前記基準のエツジと前記所定周波数クロツ
クの立上りおよび立下りエツジとを一致させない
ようにしたことを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57175016A JPS5964928A (ja) | 1982-10-05 | 1982-10-05 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57175016A JPS5964928A (ja) | 1982-10-05 | 1982-10-05 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5964928A JPS5964928A (ja) | 1984-04-13 |
JPS645769B2 true JPS645769B2 (ja) | 1989-01-31 |
Family
ID=15988739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57175016A Granted JPS5964928A (ja) | 1982-10-05 | 1982-10-05 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5964928A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3098471B2 (ja) * | 1997-09-22 | 2000-10-16 | 山形日本電気株式会社 | 低電源用半導体装置 |
-
1982
- 1982-10-05 JP JP57175016A patent/JPS5964928A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5964928A (ja) | 1984-04-13 |
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