WO2004054165A1 - 位相誤同期検出回路 - Google Patents

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Daisuke Yamazaki
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Fujitsu Limited
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    • H03L2207/14—Preventing false-lock or pseudo-lock of the PLL

Definitions

  • the present invention relates to a phase comparison circuit, and more particularly, to a circuit for detecting an erroneous phase synchronization that occurs when a data duty deviates from 100% in comparison of a phase difference between data and a clock.
  • the receiving end station of the optical transmission system performs a synchronous reproduction process that converts the data waveform distorted due to the characteristics of the optical transmission line and the superposition of noise, etc., into the original clear digital signal.
  • a clock is generated using a PLL circuit to synchronize with the repetition frequency of the received data, and the received data is identified by the clock to reproduce the data.
  • FIG. 1 shows a Hogge phase comparator commonly used in PLL circuits.
  • FIG. 2 shows a time chart and operation waveforms when an NRZ signal having a duty of 100% is used.
  • the signals at (a) to (h) in FIG. 2 correspond to the signals at points (a) to (h) in FIG.
  • Hodge's phase comparator consists of two D-type single flip-flop (D-F / F) circuits 1 and 2, two exclusive OR (EX-OR) circuits 3 and 4, and two analog rectifier circuits. (Filter) 5 and 6.
  • the D-F / F circuit 1 and the EX-OR circuit 3 detect the period ( ⁇ ) from the changing point (rising or falling edge) of the input data (data) to the rising edge of the clock.
  • the output period ( ⁇ ) of the X-OR circuit 3 and the output period ( ⁇ ) of the EX-OR circuit 4 are both half of the clock. It becomes equal to the cycle width.
  • the signal obtained by rectifying the output ( ⁇ ) of the OR circuit 3 and the output ( ⁇ ) of the EX-OR circuit 4 by the respective filters 5 and 6 is the rectification of the output ( ⁇ ) of the OR circuit 4
  • the rectified signal (g) at the output ( ⁇ ) of the EX-OR circuit 3 has a saw-tooth waveform with a fluctuation in the rectified level of a half-cycle clock width around the reference level. (See Figure 2).
  • FIG. 3 shows a timing chart and operation waveforms when an NRZ signal with a duty of 75% is used.
  • the signals at (a) to (h) in FIG. 3 correspond to the signals at points (a) to (h) in FIG.
  • the PLL circuit may lock to a phase different from the original lock phase.
  • the duty is 100%, there is only one slope in the same direction within one cycle (0 to 2 ⁇ ), and there is only one phase with the same average value.
  • the duty does not deviate from 100% as in this example, there are two slopes in the same direction within one cycle, and there are two normal phases and two erroneous synchronization phases with the same average value. Become like
  • the sawtooth phase characteristic is formed in two stages within one period (2 ⁇ ), and there are two normal phases and two falsely synchronized phases having the same average value (g and h). For this reason, there has been a problem in the related art that if the signal is moved toward the false synchronization phase, the data discrimination margin becomes extremely small, or the data cannot be reproduced.
  • an object of the present invention is to provide a phase error synchronization detection circuit that detects a phase error synchronization that occurs when a data duty deviates from 100% in a phase comparison circuit of a PLL circuit. It is in.
  • the phase error synchronization detection circuit detects a phase difference between a rising edge of the data and the clock phase to detect the phase difference.
  • a first phase detector that outputs an average phase difference
  • a second phase detector that detects a phase difference between a falling edge of data and a clock phase, and outputs the average phase difference
  • the first phase detection A phase error synchronization determining unit that determines that the phase error is in synchronization when the difference between the average phase difference from the unit and the average phase difference from the second phase detection unit exceeds a predetermined range.
  • a detection circuit is provided.
  • a phase comparator for detecting a phase difference between data and a clock, wherein the first frequency divider divides data by 1/2 at its rising edge, A second frequency divider that divides the clock by 12 on the falling edge, and a clock generator that divides the clock by 1 Z2 to generate a half-rate clock,
  • the error synchronization detection circuit determines the data phase from the first frequency divider and the half-lay The phase difference between the detected clock phase and the average phase difference is output.
  • a second phase detector that detects a phase difference between a data phase from the second frequency divider and a half-rate clock phase, and outputs an average phase difference;
  • a phase mis-synchronization determination unit that determines a phase mis-synchronization when a difference between the average phase difference from the first phase detection unit and the average phase difference from the second phase detection unit exceeds a predetermined range.
  • a phase error synchronization detection circuit is provided.
  • FIG. 1 is a diagram showing a Hodge phase comparator.
  • FIG. 2 is a diagram showing a time chart and operation waveforms when an NRZ signal having a duty of 1 0% is used in FIG.
  • FIG. 3 is a diagram showing a timing chart and operation waveforms when the NRZ signal with a duty of 75% is used in FIG.
  • FIG. 4 is a diagram showing a principle configuration of a Hodge type phase comparator provided with a phase error synchronization detection circuit according to the present invention.
  • FIG. 5 is a diagram showing one embodiment of the present invention.
  • FIG. 6 is a diagram showing a timing chart and operation waveforms when the NRZ signal having a duty of 5% is used in FIG.
  • FIG. 7 is a diagram showing operation waveforms when an NRZ signal having a duty of 9 °% is used in FIG.
  • FIG. 8 is a diagram showing operation waveforms when an NRZ signal having a duty of 100% is used in FIG.
  • FIG. 9 is a diagram showing operation waveforms when an NRZ signal having a duty of 125% is used in FIG.
  • FIG. 10 is a diagram illustrating an example of a circuit configuration of the difference detector.
  • FIG. 11 is a diagram showing an example (1) of the phase control circuit.
  • FIG. 12 is a diagram showing an example (2) of the phase control circuit.
  • FIG. 13 is a diagram showing an example (3) of the phase control circuit.
  • FIG. 14 is a diagram showing a half-rate type embodiment according to the present invention.
  • FIG. 15 is a diagram showing a time chart and operation waveforms when the NRZ signal having a duty of 75% is used in FIG.
  • FIG. 16 is a diagram showing an example of the phase control circuit of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 4 shows the principle configuration of a Hodge type phase comparator provided with a phase error synchronization detection circuit according to the present invention.
  • FIG. 4 The D-F / F circuits 1 and 2 are the same as in FIG. 1, and the rising and falling phase detector 7 combines the EX-OR circuit 4 and the filter 6 of FIG. It is represented by a lock.
  • phase error synchronization detection was performed.
  • a rising phase detector 11 that detects only the rising edge of the input data and a falling phase detector 12 that detects only the falling edge of the input data are separately provided. I have.
  • the repetition period By focusing only on the rising edge of the input data, the repetition period completely matches the transmission bit rate f (1 / T), so that the data can be regarded as duty 100% data. Similarly, if attention is paid only to the falling edge of the input data, the repetition period completely matches the transmission bit rate f (1 / T), so it can be regarded as data with a duty of 100%. Therefore, the phase characteristics of the rising phase detector 11 and the falling phase detector 12 are the same in the same direction within one cycle (2 ⁇ ), as in the case of the duty of 100% in Fig. 2. It has a saw-toothed characteristic with an inclination. In this case, the deviation of the input data from the duty of 100% appears as a phase difference between the rising phase characteristic and the falling phase characteristic.
  • the subtraction circuit 13 calculates the difference between the phases detected by the rising phase detector 11 and the falling phase detector 12 respectively.
  • the window comparator 15 determines that the synchronization is erroneous when the phase difference exceeds a predetermined threshold range. For example, considering the case where the duty of the input data is 75%, when the phase difference between the data and the clock is within 1.5 ⁇ to 2 ⁇ within one cycle (2 ⁇ ), The difference widens.
  • the window comparator 15 detects an erroneous synchronization state by setting a threshold value so as to detect only the enlarged phase difference.
  • the adder circuit 14 calculates the sum of the phases detected by the rising phase detector 11 and the falling phase detector 12. This is equivalent to a configuration in which both the rising edge and the falling edge of input data are detected by the same circuit using the conventional XOR circuit 3 and the filter 5 shown in FIG.
  • the output of the adder circuit 14 has the same phase characteristics as those of the conventional data when the duty is 100% (g in FIG. 2) and when the duty is 75% (g in FIG. 3). Therefore, the phase comparison output of the comparator 8 includes two states of a normal phase and a false synchronization phase. In a state where the erroneous synchronization phase is stabilized, an erroneous synchronization detection output is output from the phase erroneous synchronization detection circuit 10. Therefore, in the present invention, the phase transition to the normal phase is performed using the erroneous synchronization detection output.
  • FIG. 5 to 9 show one embodiment of the present invention.
  • Figure 5 Fig. 4 shows a specific circuit configuration example
  • Figs. 6 to 9 show time charts and operation waveforms when using NRZ signals with several different duties.
  • a description will be given of the time chart and operation waveforms using the circuit configuration of FIG. 5 and the NRZ signal with a duty of 75% of FIG. 6.
  • the circuit configuration of the phase comparator 20 indicated by a dashed-dotted line frame is the same as that of FIG. 1, but the EX-OR circuit 3 of FIG. And an addition circuit 14. Therefore, the operation is an exclusive OR operation. For example, when the input of the D-FZF circuit 1 is “0" and the output is "0", the addition of the addition circuit 1 to the logical input (0, 0) is performed. The output of 4 is “0". Similarly, the output is "1" for the logical input (1,0) or (0,1), and the output is "0" for the logical input (1,1). These are the operations of the EX-OR circuit 3 itself.
  • the output (e l) of the AND circuit 22 becomes “1” only when the input force S “1” of the D-F / F circuit 1 and the output is “0”. Therefore, the output (el) of the AND circuit 22 detects from the rise of the input data to the rise of the clock.
  • the output (e 2) of the AND circuit 24 becomes “1” only when the input of the DF / F circuit 1 is “0” and the output is “1”. Therefore, the output (e 2) of the AND circuit 24 detects from the falling edge of the input data to the rising edge of the clock.
  • the difference detector constituting the subtraction circuit 13 detects the difference (j) between the rectified outputs.
  • the window comparator 15 is composed of two comparators 27 and 28, and detects a difference output exceeding each threshold value (ref1 and ref2) as erroneous synchronization (1).
  • the window comparator 15 detects (1) a phase 3 ⁇ 2 ⁇ to 2 ⁇ within one cycle (2 ⁇ ) in which the phase difference (j) increases as an erroneous synchronization state (1).
  • FIG. 7 shows an example of an operating waveform when an NR signal having a duty of 90% is used.
  • FIG. 8 shows an example of an operation waveform when an N R ⁇ signal with a duty of 100% is used.
  • the output (i 1 and i 2) obtained by separately rectifying the rising and falling phases of the data at any duty has a slope in the same direction within one cycle (2 ⁇ ). And has a sawtooth characteristic.
  • FIG. 10 shows an example of a circuit configuration of the filters 25 and 26 and the difference detector 13.
  • the difference detector 13 is configured by FETs 32 and 34 and current sources 31 and 34 that constitute a charge pump.
  • the outputs (el and e2) of the AND circuits 22 and 24 are directly supplied to the gates of FET32 and 34 without passing through the filters 25 and 26 in FIG.
  • FIG. 11 shows the first phase control circuit
  • (a) of FIG. 11 shows the block configuration
  • (b) of FIG. 11 shows an example of the control flow.
  • the phase comparator 20 and the false synchronization detection circuit 10 are the same as those in FIG.
  • the voltage controlled oscillator (VCO) varies the oscillation frequency in accordance with the comparison signal (g) from the phase comparator 20 and controls the clock phase of the phase comparator 20 to be advanced or delayed.
  • the selector 41 is controlled by The clock input to phase comparator 20 is inverted (transition of phase ⁇ ) (S12).
  • FIG. 12 shows a second phase control circuit.
  • FIG. 12 (a) shows the block configuration
  • FIG. 12 (b) shows an example of the control flow.
  • the phase comparator 20, the false synchronization detection circuit 10, and the voltage controlled oscillator (VCO) are the same as those in FIG.
  • the switch 43 is turned on and the control voltage of the VCO 42 is set to a predetermined voltage (H). Forcibly ascend or descend (g ⁇ «) (S22). As a result, the lock to the erroneous synchronization phase is released, and the phase comparator 20 detects the normal phase side.
  • FIG. 13 shows the third phase control circuit
  • FIG. (A) shows the block configuration
  • (b) in Fig. 13 shows an example of the control flow.
  • the phase comparator 20, false synchronization detection circuit 10, and voltage controlled oscillator (VCO) are the same as those in FIG.
  • the memory unit 45 records and updates the value at the normal phase while periodically monitoring the phase comparison signal (g). Also, in order to recover from the erroneous synchronization phase to the normal phase, a minute voltage (g soil), which is a predetermined voltage transition from the above value, is calculated and recorded.
  • the minute voltage generator 46 is provided with the minute voltage supplied from the memory unit. Generate pressure.
  • the false synchronization detection circuit 10 When the false synchronization detection circuit 10 detects a false synchronization phase (S30 and S31), it controls the selector 44 to select the minute voltage generator 46 and instructs the memory unit to stop monitoring at the same time. (S32 and 33). As a result, the lock to the false synchronization phase is released, and the phase comparator 20 detects the normal phase side. In the case of this example, it is better than in the examples of Figs. 11 and 12. There is an advantage that high-speed and high-precision control can be performed.
  • FIGS. 14 and 15 show another embodiment of the present invention.
  • FIG. 14 shows a circuit configuration of a phase comparator using a Hodge type half-rate clock according to the present invention
  • FIG. 15 shows a case where a NRZ signal with a duty of 75% is used.
  • the time chart and operation waveforms are shown.
  • the 12 frequency dividers 51 and 52 are composed of, for example, a T-type flip-flop circuit.
  • the 1/2 frequency divider 51 is inverted at the rising edge of the input data
  • the 1/2 frequency divider 52 is inverted at the falling edge of the input data.
  • independent 1/2 dividing signals (a1 and a2) are obtained.
  • the inverted half-later clock is input to the input circuit 54.
  • a half-rate clock with sufficient device performance is used to enable high-speed operation at the G-bit transmission level.
  • the AND signal of the D-F / F circuit 53 and the D-F / F circuit 54 is a signal from the rise to the fall of the half-rate clock of the 12-divided signal (ml).
  • An AND signal of the inverted signal of this signal and the 1/2 frequency-divided signal (a 1) becomes a phase signal (el) having a data width of 2 ⁇ + ⁇ related only to the rising edge of the input data (a).
  • a phase signal (e 2) having a data width of 2 ⁇ + ⁇ + d is obtained from the 12 divider 52 side.
  • ⁇ is the rising edge of the input data Represents the phase difference from the rise to the rise of the half-rate lock
  • d represents the amount of phase deviation from the duty of 100%.
  • the 1/2 frequency-divided signal (a1) relates to the rising edge of the input data (a)
  • the 1/2 frequency-divided signal (a2) relates to the falling edge of the input data (a). Therefore, each can be regarded as data with a duty of 100%. Therefore, the rectified output of each of the phase signals e 1 and e 2 has a saw-tooth characteristic having the same gradient in one cycle as shown in FIG. 15 (il and i 2).
  • the subsequent erroneous synchronization detection operation is the same as described above.
  • FIG. 16 shows a phase control circuit using a half-rate clock. This is an example.
  • (A) of Fig. 16 shows the block configuration, and (b) of Fig. 16 shows an example of the control flow.
  • the phase control circuit of this example is the same as the block configuration of FIG. 11 described above, but here, a half-rate type phase comparator 49 and a false synchronization detection circuit 50 shown in FIG. 14 are used. Further, a 90 ° delay circuit 47 is used in place of the impeller.
  • the false synchronization detection circuit 50 detects a false synchronization phase (S40 and 41), it controls the selector 48 to delay the clock input to the phase comparator 20 by 90 ° (S4 2). As a result, the phase comparator 49 detects the normal phase side.
  • phase error synchronization detection circuit that detects phase error synchronization that occurs when the data duty deviates from 100% in the phase comparison circuit of the PLL circuit. Then, when erroneous synchronization is detected, control is performed so as to detect the normal phase side.

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Description

明 細 書 位相誤同期検出回路 技術分野
本発明は位相比較回路に関し、 特にデータとクロ ック との位相差 の比較において、 データのデューティが 1 0 0パーセン卜からずれ たときに生じる位相の誤同期を検出する回路に関するものである。 背景技術
光伝送システムの受信端局では、 光伝送路の特性や雑音の重畳等 によって歪んだデータ波形を、 元のきれいなデジタル信号に変換す る同期再生処理が行なわれる。 一般には、 P L L回路を用いて受信 データの繰り返し周波数に同期するクロックを発生させ、 そのクロ ックで受信データを識別することでデータを再生する。
例えば、 伝送ビッ トレー トが数十 Gビッ ト/ sの NR Z信号を用 いる場合には、 1 ビッ トのデータ幅が数十 p s と狭くなり、 それに 上述した波形歪みや雑音等が加わるとデータ識別余裕は非常に小さ いものとなる。 そのため、 受信データと P L L回路で作成するク 口 ックとの位相関係は、 正確に最適識別点に合わせる必要がある。 図 1は、 P L L回路で一般に用いられるホッジ （Hogge) の位相 比較器を示したものである。 図 2は、 それにデューティ 1 0 0 %の NR Z信号を用いたときのタイムチャート及び動作波形を示してい る。 ここで、 図 2の （ a ) 〜 （ h) の信号は、 図 1の各点 （ a ) 〜 ( h ) の信号に対応している。 ここで、 デューティ とは、 伝送ビッ トレートを f (= 1 /T) とすれば、 データ周期 Tとデータ " 1 " の期間 t との比 （ t / T X 1 0 0 [%]) である。 ホッジの位相比較器は、 2つの Dタイプ一フリ ップフロップ （D — F/F) 回路 1及び 2 と、 2つの排他的論理和 （E X— O R) 回 路 3及び 4 と、 2つのアナログ整流回路 （フィルタ） 5及び 6 と、 により構成される。 ここで、 D— F/F回路 1 と E X— OR回路 3 は、 入力データ （ d a t a ) の変化点 （立ち上がり又は立ち下がり エッジ） からク ロ ックの立ち上がりエッジまでの期間 （ φ ) を検出 し （ e ) 、 一方の D _ F /F回路 2 と E X— O R回路 4は、 D— F ZF回路 1の出力の変化点 （立ち上がり又は立ち下がりエッジ） か らク ロ ックの立ち下がりエッジまでの期間 （ π ) を検出する （ f ) そのため、 E X— O R回路 3の出力期間 .（ φ ) は入力データの変 化点とクロ ックの立ち上がりエッジとの時間位置の関係によつて変 動するが、 E X— O R回路 4の出力期間 （π ) は常にク ロ ックの半 周期幅である。 また、 Ε Χ— OR回路 3の出力 （ φ ) の個数と E X 一 OR回路 4の出力 （π ) の個数とは常に等しい。 その結果、 入力 データの中央にク 口 ックの立ち上がりエッジが位置する時に、 Ε X 一 OR回路 3の出力期間 （ φ ) と E X— O R回路 4の出力期間 （ π ) とは共にクロックの半周期幅となって等しくなる。
従って、 Ε Χ— O R回路 3の出力 ( φ ) 及び E X— OR回路 4の 出力 （π) をそれぞれのフィルタ 5及び 6によって整流した信号は 、 Ε Χ— O R回路 4の出力 （ π ) の整流信号 （ h ) を基準にすると 、 E X— O R回路 3の出力 （ φ ) の整流信号 （ g ) は基準レベルを 中心に土半周期ク ロ ック幅の整流レベルの変動を伴う鋸歯状の波形 となる （図 2参照） 。
ここでは、 各整流出力が交わる点、 すなわち入力データの中央に クロックの立ち上がりエッジが位置する時が最適識別点となる。 よ つて、 各整流出力が等しく （ g = h ) なるよ うに P L L回路の V C oの発信周波数を制御すれば、 そのクロ ックを入力データの最適識 別点に安定させることができる。
次に、 図 3は、 デュ一ティ 7 5 %の NR Z信号を用いたときのタ ィムチャート及び動作波形を示している。 ここでも、 図 3の （ a ) 〜 （ h) の信号は、 図 1の各点 （ a ) 〜 （ h) の信号に対応してい る。
データのデューティが 1 0 0 %からずれると P L L回路が本来の ロ ック位相とは異なる位相にロックする場合が生じる。 前述したよ うに、 デューティが 1 0 0 %ならば 1周期内 （ 0〜 2 π ) で同じ方 向の傾きは 1つしか存在せず、 平均値が同一となる位相は 1つしか 存在しない。 しかしながら、 本例のようにデューティが 1 0 0 %か らずれると、 1周期内で同じ方向の傾きが 2つ存在して平均値が同 一となる正常位相と誤同期位相が 2つ存在するようになる。
デューティが 7 5 %の場合、 データとク ロ ックの位相差が小さい うちは平均値がデューティが 1 0 0 %と同様に変化するが、 データ とクロ ックとの位相差が 1 . 5 π ( 7 5 %) を境にそれを超えると データの立ち下がりの後にク ロ ックのェッジが位置するようになる 。 そのため、 位相差が 1. 5 π以内には存在していたパルスが消失 する場合が生じる。
この場合、 鋸歯状の位相特性は 1周期内 （ 2 π ) で 2段に形成さ れ、 平均値が同一となる正常位相と誤同期位相が 2つ存在するよう になる （ g及び h) 。 そのため、 従来においては誤同期位相側に口 ックするとデータ識別余裕が極端に小さくなるか、 又はデータ再生 が不可能になるという問題があった。
図 3ではデータのデューティが 1 0 0 %から小さいくなる場合に ついて説明したが、 例えばデューティが 1 2 5 %というように 1 0 0 %以上になる場合においても鋸歯状の位相特性は 1周期内 （ 2 π ) で 2段に形成され、 同じ方向の傾きが 2つ存在するようになる。 まお、 上述した従来技術と関連する特許文献と しては、 特開 2 0 0 0— 1 8 3 7 3 1号公報 （図 3 5〜 3 8参照） や特許 3 0 9 4 9 7 1号公報 （図 1〜 3参照） が上げられる。 発明の開示
そこで本発明の目的は、 上記各問題点に鑑み、 P L L回路の位相 比較回路において、 データのデューティが 1 0 0 %からずれた時に 生じる位相誤同期を検出する位相誤同期検出回路を提供することに ある。
さらに、 本発明の目的は、 前記回路によって位相誤同期を検出し た時に、 正常位相側を検出するように制御する機能を更に含む位相 誤同期検出回路を提供することにある。
本発明によれば、 データとク ロ ック との位相差を検出する位相比 較器において、 その位相誤同期検出回路は、 データの立ち上がり と クロ ック位相との位相差を検出してその平均位相差を出力する第 1 の位相検出部と、 データの立ち下がり とクロック位相との位相差を 検出してその平均位相差を出力する第 2の位相検出部と、 前記第 1 の位相検出部からの平均位相差と前記第 2の位相検出部からの平均 位相差との差が所定の範囲を超えるときに位相誤同期と判定する位 相誤同期判定部と、 で構成する位相誤同期検出回路が提供される。
また本発明によれば、 データとクロ ック との位相差を検出する位 相比較器であって、 データをその立ち上がりエッジによって 1 / 2 分周する第 1 の分周器と、 データをその立ち下がりエッジによって 1 2分周する第 2の分周器と、 ク ロ ックを 1 Z 2分周してハーフ レー トクロ ックを生成するクロ ック生成部と、 を有し、 その位相誤 同期検出回路は、 前記第 1の分周器からのデータ位相とハーフレー トクロック位相との位相差を検出してその平均位相差を出力する第
1 の位相検出部と、 前記第 2の分周器からのデータ位相とハーフ レ 一トクロック位相との位相差を検出してその平均位相差を出力する 第 2の位相検出部と、 前記第 1の位相検出部からの平均位相差と前 記第 2の位相検出部からの平均位相差との差が所定の範囲を超える ときに位相誤同期と判定する位相誤同期判定部と、 を有する位相誤 同期検出回路が提供される。 図面の簡単な説明
図 1は、 ホッジの位相比較器を示した図である。
図 2は、 図 1 にデューティ 1 ◦ 0 %の NR Z信号を用いたときの タイムチャー ト及び動作波形を示した図である。
図 3は、 図 1 にデューティ 7 5 %の NR Z信号を用いたときのタ ィムチャート及び動作波形を示した図である。
図 4は、 本発明による位相誤同期検出回路を備えたホッジタイプ の位相比較器の原理構成を示した図である。
図 5は、 本願発明の一実施例を示した図である。
図 6は、 図 5にデューティ Ί 5 %の NR Z信号を用いたときのタ ィムチャート及び動作波形を示した図である。
図 7は、 図 5にデューティ 9 ◦ %の NR Z信号を用いたときの動 作波形を示した図である。
図 8は、 図 5にデューティ 1 0 0 %の NR Z信号を用いたときの 動作波形を示した図である。
図 9は、 図 5にデューティ 1 2 5 %の NR Z信号を用いたときの 動作波形を示した図である。
図 1 0は、 差分検出器の一回路構成例を示した図である。
図 1 1は、 位相制御回路の例 （ 1 ) を示した図である。 図 1 2は、 位相制御回路の例 （ 2 ) を示した図である。
図 1 3は、 位相制御回路の例 （ 3 ) を示した図である。
図 1 4は、 本願発明によるハーフレートタイプの実施例を示した 図である。
図 1 5は、 図 1 4にデューティ 7 5 %の NR Z信号を用いたとき のタイムチヤ一ト及び動作波形を示した図である。
図 1 6は、 図 1 4の位相制御回路の例を示した図である。 発明を実施するための最良の形態
図 4は、 本発明による位相誤同期検出回路を備えたホッジタイプ の位相比較器の原理構成を示したものである。
図 4において： D— F/F回路 1及び 2は、 図 1 と同様であり、 立ち上がり立ち下がり位相検出器 7は、 図 1の E X— OR回路 4 と フィルタ 6 とをまとめて 1つの機能プロ ックであらわしたものであ る。
図 1 に示す従来の E X— OR回路 3 とフィルタ 5 とが入力データ の立ち上がり と立ち下がりの両方を同一の回路で検出するよ うに構 成していたのに対し、 本発明による位相誤同期検出回路 1 0では、 入力データの立ち上がりエッジのみを検出する立ち上がり位相検出 器 1 1 と、 入力データの立ち下がりエッジのみを検出する立ち下が り位相検出器 1 2 と、 がそれぞれ個別に設けられている。
入力データの立ち上がりエッジのみに着目すれば、 その繰り返し 周期は伝送ビッ ト レー ト f ( 1 /T) と完全に一致するため、 デュ 一ティ 1 0 0 %のデータとみなすことができる。 同様に、 入力デー タの立ち下がりエッジのみに着目すれば、 その繰り返し周期も伝送 ビッ トレー ト f ( 1 /T) と完全に一致するため、 デューティ 1 0 0 %のデータとみなすことができる。 従って、 立ち上がり位相検出器 1 1 と立ち下がり位相検出器 1 2 の各位相特性は、 図 2 のデューティ 1 0 0 %の場合と同様に、 それ ぞれ 1周期内 （ 2 π ) で同じ方向の傾きを有する鋸歯状の特性とな る。 この場合、 入力データのデューティ 1 0 0 %からのずれは、 立 ち上がり位相特性と立ち下がり位相特性との間の位相差となって現 れる。
減算回路 1 3は、 立ち上がり位相検出器 1 1 と立ち下がり位相検 出器 1 2 とによってそれぞれ検出された位相の差を求める。 ウィ ン ドウ · コンパレータ 1 5は、 その位相差が所定の閾値範囲を超える 場合に誤同期と判定する。 例えば、 前述した入力データのデューテ ィが 7 5 %の場合を考えると、 1周期内 （ 2 π ) でデータとクロ ッ クとの位相差が 1 . 5 π〜 2 πにあるときに前記位相差が拡大する 。 ウィンドウ · コンパレ一タ 1 5はその拡大した位相差だけを検出 するように閾値を設定することで誤同期の状態を検出する。
一方、 加算回路 1 4は、 立ち上がり位相検出器 1 1 と立ち下がり 位相検出器 1 2 とによつて検出された各位相の和を求める。 これは 、 図 1に示す従来の Ε X— O R回路 3 とフィルタ 5 とにより、 入力 データの立ち上がり と立ち下がりの両方を同一の回路で検出する構 成と等価となる。
これから、 加算回路 1 4の出力は、 従来のデータのデューティが 1 0 0 %の場合 （図 2 の g ) 及びデューティが 7 5 %の場合 （図 3 の g ) と同様の位相特性となる。 従って、 コ ンパレータ 8の位相比 較出力には正常位相又は誤同期位相の 2つの状態が含まれる。 誤同 期位相に安定した状態では、 位相誤同期検出回路 1 0から誤同期検 出出力が出力されるため、 本願発明ではそれを用いて正常位相に位 相遷移させる制御を行なう。
図 5〜 9は、 本願発明の一実施例を示したものである。 図 5には 図 4の具体的な回路構成例を示しており、 また図 6〜 9には幾つか の異なるデューティの NR Z信号を用いたときのタイムチャート及 び動作波形を示している。 ここでは、 先ず、 図 5の回路構成と図 6 のデューティ 7 5パーセントの NR Z信号を用いたタイムチャー ト 及び動作波形について説明する。
図 5において、 一点鎖線枠で示す位相比較器 2 0の回路構成は図 1 と同様であるが、 図 1の E X— OR回路 3を本願発明に適合する ように個別ゲート回路 2 1〜 2 4及び加算回路 1 4によって構成し ている。 従って、 その動作は排他的論理和となっており、 例えば D — FZF回路 1の入力が " 0 " でその出力が " 0 " の場合の論理入 力 （ 0， 0 ) に対して加算回路 1 4の出力は " 0 " となる。 同様に 論理入力 （ 1， 0 ) 又は （ 0， 1 ) に対して出力 " 1 " 、 そして論 理入力 （ 1， 1 ) に対して出力 " 0 " となる。 これらは、 E X— O R回路 3の動作そのものである。
ここで、 AND回路 2 2の出力 （ e l ) は、 D— F/F回路 1の 入力力 S " 1 " でその出力が " 0 " の場合にだけ " 1 " となる。 従つ て、 AND回路 2 2の出力 （ e l ) は入力データの立ち上がりから クロ ックの立ち上がりまでを検出する。 一方、 AND回路 2 4の出 力 （ e 2 ) は、 D— F/F回路 1の入力が " 0 " でその出力が " 1 " の場合にだけ " 1 " となる。 従って、 A N D回路 2 4の出力 （ e 2 ) は入力データの立ち下がりからク 口 ックの立ち上がりまでを検 出する。
フィルタ 2 5は、 AND回路 2 2によって検出された立ち上がり 位相信号を整流して出力する （ i 1 ) 。 それとは独立に、 フィルタ 2 6は、 AND回路 2 4によって検出された立ち下がり位相信号を 整流して出力する （ i 2) 。 図 6を参照すると、 それぞれの整流出 力 （ i 1及び i 2 ) は、 1周期内 （ 2 π ) で同じ方向の傾きを有す る鋸歯状の特性となり、 デューティ 1 0 0 %からのずれは各出力の 間の位相差 ΐ Ζ 4 π (= 2 π - 3 / 2 π ) となって現れる。 また、 AND回路 2 2及び 2 4の出力を加算器 1 4で加算して、 それをフ ィルタ 5で整流したものが、 従来の E X - O R回路 3及びフィルタ 5を通した出力 （ g ) となる。
減算回路 1 3を構成する差分検出器は各整流出力の差分 （ j ) を 検出する。 ウィ ンドウ ' コンパレータ 1 5は、 2つのコンパレータ 2 7及び 2 8カゝらなり、 各閾値 （ r e f 1及び r e f 2 ) の間を超 える差分出力を誤同期として検出 （ 1 ) する。 本例の場合、 ウィ ン ドウ · コンパレータ 1 5は、 位相差 （ j ) が拡大する 1周期内 （ 2 π ) の位相 3 Ζ 2 π〜 2 πの間を誤同期状態として検出 （ 1 ) する 図 7には、 デューティ 9 0 %の N R Ζ信号を用いたときの動作波 形の一例を示している。 図 8には、 デューティ 1 0 0 %の N R Ζ信 号を用いたときの動作波形の一例を示している。 また、 図 9には、 デューティ 1 2 5 %の NR Ζ信号を用いたときの動作波形の一例を 示している。 これから明らかなように、 いずれのデューティにおい ても、 データの立ち上がり位相と立ち下がり位相とをそれぞれ別個 に整流した出力 （ i 1及び i 2 ) は、 1周期内 （ 2 π ) で同じ方向 の傾きを有する鋸歯状の特性となる。
図 8のデューティ 1 0 0 %の場合、 デ一タの立ち上がり位相と立 ち下がり位相との間の位相差はゼロであり、 それらを加算した出力
( g ) も 1周期内で同じ方向の傾きを有する鋸歯状の特性となる。 —方、 図 6、 7、 及び 9に示すよ うに、 デューティカ S 1 0 0 %から ずれた場合には、 前記位相差に応じて鋸歯状の位相特性は 1周期内 で 2段に形成される。 この 2段目に現れた位相範囲が誤同期状態と して検出される。 図 1 0は、 フィルタ 2 5及び 2 6 と差分検出器 1 3の一回路構成 例を示したものである。
図 1 0において、 差分検出器 1 3は、 チャージポンプを構成する F E T 3 2及び 3 4 と電流源 3 1及び 3 4 とによつて構成される。 本例では図 5におけるフィルタ 2 5及び 2 6を介さずに、 A N D回 路 2 2及び 2 4の各出力 （ e l及び e 2 ) が F E T 3 2及び 3 4の 各ゲートに直接与えられる。
立ち上がり位相信号 e 1によ り F E T 3 2がオンすると電流源 3 1によ り出力側の容量 3 5が充電される。 一方、 立ち下がり位相信 号 e 2によ り F E T 3 3がオンすると電流源 3 4によ り出力側の容 量 3 5が放電される。 この充放電動作を繰り返すことで得られる差 分出力が後段のウィンドウ ♦ コンパレータ 1 5に与えられる。 この 場合、 充放電の整流作用によ り図 5のフィルタ 2 5及び 2 6は不要 となる。 なお、 点線で示す容量 3 5には数 p Fの浮遊容量が使用さ れる。 Gビッ ト レベルの伝送には数 p Fの容量で十分だからである 図 1 1〜 1 3には、 誤同期位相を検出した場合に、 それを正常位 相にロ ックさせるように制御する幾つかの位相制御回路を示してい る。
図 1 1は、 第 1の位相制御回路を示しており、 図 1 1の （ a ) は そのブロック構成を、 そして図 1 1の （ b ) はその制御フロー例を 示している。
位相比較器 2 0及び誤同期検出回路 1 0は、 図 5 と同じである。 電圧制御発振器 （V C O) は、 位相比較器 2 0からの比較信号 （ g ) によ り発振周波数を可変させ、 位相比較器 2 0のクロ ック位相を 進位相又は遅位相に制御する。 本例では誤同期検出回路 1 0が誤同 期位相を検出すると （ S 1 0及び 1 1 ) 、 セレクタ 4 1 を制御して 位相比較器 2 0に入力するクロ ックを反転 （位相 πの遷移） させる ( S 1 2 ) 。 その結果、 位相比較器 2 0は正常位相側を検出する。 図 1 2は、 第 2の位相制御回路を示しており、 図 1 2の （ a ) は そのプロック構成を、 そして図 1 2の （ b ) はその制御フロー例を 示している。
位相比較器 2 0及び誤同期検出回路 1 0、 及び電圧制御発振器 （ V C O) は、 図 1 1 と同じである。 本例では、 誤同期検出回路 1 0 が誤同期位相を検出すると （ S 2 0及び 2 1 ) 、 スィ ッチ 4 3をォ ンさせて V C O 4 2の制御電圧を所定の電圧 （ひ） だけ強制的に上 昇又は降下 （ g ± « ) させる （ S 2 2 ) 。 これによ り、 誤同期位相 への口 ックが解除されて、 位相比較器 2 0は正常位相側を検出する 図 1 3は、 第 3の位相制御回路を示しており、 図 1 3の （ a ) は そのブロック構成を、 そして図 1 3の （ b ) はその制御フロー例を 示している。
位相比較器 2 0、 誤同期検出回路 1 0及び電圧制御発振器 （V C O) は、 図 1 1 と同じである。 本例では、 メモリ部 4 5が位相比較 信号 （ g ) を定期的にモニタしながら正常位相時の値を記録し更新 していく。 また、 誤同期位相から正常位相に回復させるため、 前記 値から所定電圧遷移させた微小電圧 （ g土 を計算して記録する 。 微小電圧発生器 4 6は、 前記メモリ部から与えられる前記微小電 圧を発生させる。
誤同期検出回路 1 0が誤同期位相を検出すると （ S 3 0及び 3 1 ) 、 セレクタ 4 4を制御して微小電圧発生器 4 6側を選択し、 同時 にメモリ部へモニタの中止を指示する （ S 3 2及び 3 3 ) 。 これに よ り、 誤同期位相へのロ ックが解除されて、 位相比較器 2 0は正常 位相側を検出する。 本例の場合は、 図 1 1及び 1 2の例に比べてよ り高速で精度の高い制御が可能となる利点がある。
次に、 図 1 4及び 1 5は、 本願発明の別の実施例を示したもので ある。 図 1 4には本発明によるホッジタイプのハーフレー トク ロ ッ クを用いた位相比較器の回路構成を示しており、 また図 1 5にはデ ユーティ 7 5 %の NR Z信号を用いたときのタイムチヤ一ト及び動 作波形を示している。
図 1 4において、 1 2分周器 5 1及び 5 2は、 例えば Tタイプ のフリ ップフロップ回路等で構成される。 この場合、 1 / 2分周器 5 1 は入力データの立ち上がりエッジにより反転し、 また 1 / 2分 周器 5 2は入力データの立ち下がりエッジによ り反転するため、 入 力データの立ち上がり と立ち下がり とでそれぞれ独立の 1ノ 2分周 信号 （ a 1及び a 2 ) が得られる。
以降では、 1 / 2分周器 5 1側の動作についてだけ説明する。 1 Z 2分周器 5 2側の動作はそれと同様である。 D— FZF回路 5 3 には、 入力データの立ち上がりエッジに対応した 1 2分周信号 （ a 1 ) と、 正転のハーフレー トクロ ック ( b = l / 2 f 。） とが入 力される。 も ぅーっの0— ノ 回路 5 4には、 反転したハーフレ 一トク ロ ックが入力される。 ここでは、 Gビッ ト伝送レベルの高速 動作を可能とするため、 デバイス性能に余裕のあるハーフレートク ロ ックが使用される。
D— F/ F回路 5 3 と D— F/ F回路 5 4 との AND信号は 1 2分周信号のハーフレー トク口 ックの立ち上がりから立ち下がりま での信号となる （m l ) 。 この信号の反転信号と 1 / 2分周信号 （ a 1 ) との AND信号は入力データ （ a ) の立ち上がりだけに関連 する 2 π + φのデータ幅を有する位相信号 （ e l ) となる。 同様に 、 1 2分周器 5 2側からは、 2 π + φ + dのデータ幅を有する位 相信号 （ e 2 ) が得られる。 ここで、 φは入力データの立ち上がり からハーフレー トク口 ックの立ち上がりまでの位相差を、 そして d はデューティ 1 0 0 %からのずれ位相量を示す。
本例の場合、 1 / 2分周信号 （ a 1 ) は入力データ （ a ) の立ち 上がりエッジに、 また 1 2分周信号 （ a 2 ) は入力データ （ a ) の立ち下がりエッジにそれぞれ関連するため、 各々をデューティ 1 0 0 %のデータとみなすことができる。 従って、 各位相信号 e 1及 び e 2のそれぞれの整流出力は、 図 1 5に示すように 1周期内で同 じ方向の傾きを有する鋸歯状の特性となる （ i l及び i 2 ) 。 以降 の誤同期検出動作は、 これまで述べてきたのと同様である。
このよ うに、 ハーフレー トク口 ックを用いたホッジタイプの位相 比較器に対しても本願発明による位相誤同期検出回路が実現される 図 1 6は、 ハーフレートクロックを用いたときの位相制御回路の 一例を示したものである。 図 1 6の （ a ) はそのプロ ック構成を、 そして図 1 6の （ b ) はその制御フロー例を示している。
本例の位相制御回路は、 前述した図 1 1のブロ ック構成と同様で あるが、 ここでは図 1 4に示すハーフレー トタイプの位相比較器 4 9及び誤同期検出回路 5 0を使用し、 さらにインパータに代えて 9 0 ° 遅延回路 4 7を使用している。 誤同期検出回路 5 0が誤同期位 相を検出すると （ S 4 0及び 4 1 ) 、 セレクタ 4 8を制御して位相 比較器 2 0に入力するクロ ックを 9 0 ° 遅延させる （ S 4 2 ) 。 そ の結果、 位相比較器 4 9は正常位相側を検出する。
以上で述べたように、 本発明によれば P L L回路の位相比較回路 においてデータのデューティが 1 0 0 %からずれた時に生じる位相 誤同期を検出する位相誤同期検出回路が提供される。 そして、 誤同 期を検出した時には正常位相側を検出するように制御される。

Claims

請 求 の 範 囲
1 . データとクロ ックとの位相差を検出する位相比較器において
、 その位相誤同期検出回路は、
データの立ち上がり とク口 ック位相との位相差を検出してその平 均位相差を出力する第 1 の位相検出部と、
データの立ち下がり とク ロ ック位相との位相差を検出してその平 均位相差を出力する第 2の位相検出部と、
前記第 1の位相検出部からの平均位相差と前記第 2の位相検出部 からの平均位相差との差が所定の範囲を超える'ときに位相誤同期と 判定する位相誤同期判定部と、 で構成することを特徴とする位相誤 同期検出回路。
2 . さらに、 前記位相比較器に与えるクロ ックの正転と反転を制 御する制御部を有し、
前記制御部は、 前記位相誤同期判定部が位相誤同期と判定したと きに前記ク ロ ックを反転させる、 請求項 1記載の回路。
3 . さ らに、 前記位相比較器に与えるクロ ックを発生させる V C Oの制御電圧を制御する制御部を有し、
前記制御部は、 前記位相誤同期判定部が位相誤同期と判定したと きに前記制御電圧を遷移させて正常位相にロ ックさせる、 請求項 1 記載の回路。
4 . さらに、 前記位相比較器に与えるク ロ ックを発生させる V C Oの制御電圧を制御する制御部を有し、
前記制御部は、 正常位相時の制御電圧値を監視して記録するメモ リ部と、 誤同期位相から正常位相に回復するため記録した制御電圧 値から所定電圧遷移させた制御電圧を発生させる制御電圧発生部と 、 を有し、 前記位相誤同期判定部が位相誤同期と判定したときには 、 前記メ モ リ部による監視を停止して前記制御電圧発生部からの制 御電圧を V C Oに与える、 請求項 1記載の回路。
5 . データとク ロ ック との位相差を検出する位相比較器であって データをその立ち上がりエッジによって 1 / 2分周する第 1の分 周器と、
データをその立ち下がりエッジによって 1 Z 2分周する第 2の分 周器と、
ク口 ックを 1 / 2分周してハーフ レートク口ックを生成するク口 ック生成部と.、 を有し、
その位相誤同期検出回路は、
前記第 1の分周器からのデータ位相とハーフレートクロ ック位相 との位相差を検出してその平均位相差を出力する第 1の位相検出部 と、
前記第 2の分周器からのデータ位相とハーフレー トク ロック位相 との位相差を検出してその平均位相差を出力する第 2の位相検出部 と、
前記第 1の位相検出部からの平均位相差と前記第 2の位相検出部 からの平均位相差との差が所定の範囲を超えるときに位相誤同期と 判定する位相誤同期判定部と、 を有することを特徴とする位相誤同 期検出回路。
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