KR100902795B1 - 인터페이스 회로 - Google Patents

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Abstract

인터페이스 회로는, DQ 신호의 데이터 유효 윈도우를 자동적으로 검출하여 DQS 신호의 최적 지연량을 조절하기 위한 가변 지연 회로 및 지연 조절 회로; 및 DQ 신호를 tFIXDLY > tMINDLY + tSKEW - tSETUP 을 만족하는 지연량 tFIXDLY 만큼 지연시키기 위한 고정 지연 회로를 포함하며, 여기서 가변 지연 회로에서의 최소 지연량이 tMINDLY 이고 DQ 신호와 DQS 신호 간의 스큐가 tSKEW 이고 DQ 신호의 셋업 타임이 tSETUP 이다.
Figure R1020070080833
인터페이스 회로, 고정 지연 회로, 가변 지연 회로, 지연 조절 회로

Description

인터페이스 회로{INTERFACE CIRCUIT}
본 발명은 메모리 및 LSI와 같은 반도체 디바이스로부터 출력되는 스트로브 신호 및 이 스트로브 신호와 동기하는 데이터 신호를 수신하고, 스트로브 신호의 위상 시프트량을 조절하여 데이터 신호를 래치하는 인터페이스 회로에 관한 것이다.
도 13은 종래 기술에 따른 DDR-SDRAM (Double Data Rate Synchronous Dynamic Random-Access Memory) 및 그 인터페이스 회로를 도시한다. 도 13에 도시된 바와 같이, 인터페이스 회로 (110) 는 DDR-SDRAM (103) 과 반도체 디바이스 (102) 의 내부 회로 (125) 사이에 위치한다.
인터페이스 회로 (110) 는 캡쳐 회로 (112), 가변 지연 회로 (113) 및 지연 조절 회로 (114) 를 포함한다. 인터페이스 회로 (110) 는 데이터 스트로브 신호 (DQS 신호) 가 가변 지연 회로 (113) 에 의해 위상 시프트되는 타이밍에 DDR-SDRAM (103) 으로부터 출력되는 데이터 신호 (DQ 신호) 를 캡쳐 회로 (112) 에 래치한다. 캡쳐 회로 (112) 에 래치된 DQ 신호는 내부 회로 (125) 로 출력된다.
DQ 신호의 데이터 유효 윈도우의 중심에서 DQ 신호를 래치하도록 DQS 신호가 위상 시프트된다. 도 14는 DQ 신호 및 위상 시프트된 DQS 신호를 도시한다. DQ 신호 및 DQS 신호는 서로 동위상으로 인터페이스 회로 (110) 로 입력된다. 그리하여, DQS 신호의 시프트량은 통상 타이밍 마진이 최대인 90도(deg) (시프트된 DQS) 이다 (예컨대, 일본 공개 특허 공보 제2006-85650호 참조). 도 14를 참조하면, DQ 신호에서의 음영 영역은 지터, 셋업 타임, 홀드 타임 등을 포함하며, 이 영역을 제외한 기간이 데이터 유효 윈도우인데, 그 중심점 (중심) 이 최적의 캡쳐 타이밍이다.
그러나, DIMM (Dual Inline Memory Module) 기판에 있어서의 지연차, 칩 내부의 지연 시간 (tPD) 차 등으로 인해 생기는 DQ 신호와 DQS 신호 사이의 위상 래그 (phase lag) 때문에, 90도 시프트는 많은 경우에 있어서 참된 최적값이 아니다. 최근 속도를 증가시키는 추세에 따라 타이밍 버지트 (timing budget) 가 엄격해지고 있다. 이러한 이유로, DDR2로 시작하여, 타이밍을 최적화하기 위해 시프트량을 조절하는 기술이 채용되고 있다. 이러한 기술의 대표적인 예로는, 지연 시프트량을 변화시키면서 판독 가능한 범위를 검출하고 (타이밍 마진이 최대인 위치에서) 그 중심에 시프트량을 설정하는 것이 있다. 도 15에 도시된 바와 같이, 이러한 기술은 다양한 시프트량의 DQS 신호를 갖는 복수의 시프트된 DQS 신호들 (S12 내지 S16) 을 발생시키고, 셋업 한계 (X 도 시프트: S12) 및 홀드 한계 (Y도 시프트: S16) 를 검출하며, 그 중간 위치 ((X+Y)/2 도 시프트: S14) 를 최적 타이밍으로서 결정한다 (예컨대, 일본 공개 특허 공보 제2004-185608호 (Sekiguchi 등) 참조).
도 13을 다시 참조하면, 인터페이스 회로 (110) 는 이러한 지연 조절을 수행하기 위해 가변 지연 회로 (113) 및 지연 조절 회로 (114) 를 포함한다. 가변 지연 회로 (113) 는 지연값 = tMINDLY + tDLYSTEP * n 를 갖는 DQS 신호를 발생시키며, 여기서, tMINDLY 는 최소 지연량이고 tDLYSTEP 는 가변 지연의 단계값이고 n은 0 이상의 정수이다. 캡쳐 회로 (112) 는 각 지연값을 갖는 DQS 신호에 의해 DQ 신호를 캡쳐하고, 예상 매칭 회로 (141) 는 값이 예상값과 매칭하는지의 여부를 확인함으로써, 판독의 성공 여부를 판단한다. 이로써, 지연 조절 회로 (114) 는 셋업 한계 및 홀드 한계를 검출한다. 지연량 산출 회로 (142) 는 그 중간 위치를 최적 지연량으로서 산출하고, 지연 설정 회로 (143) 는 상기 최적 지연량을 가변 지연 회로 (113) 의 지연값으로서 설정한다.
그러나, 속도가 너무 높아져서 DDR2의 동작 주파수 (데이터 전송 속도) 가 800Mbps가 될 경우 (DDR2-800), 셋업 한계를 검출할 수 없다. 그리하여, 이러한 경우에는 타이밍의 최적값을 설정할 수 없다. DDR2-667에서와 같이 동작 주파수가 약 667Mbps인 경우에는 약간의 편차가 허용가능하지만, 800Mbps 이상의 주파수에 대해서는 정확한 최적화가 필요하므로, 셋업 한계의 검출이 요구된다.
DIMM 기판에 있어서의 지연차 등으로 인해 입력 DQ 신호가 입력 DQS 신호보다 빠르거나 또는 가변 지연 회로 (113) 의 최소 지연값의 한계가 셋업 타임 보다 늦을 경우, 셋업 한계를 검출할 수 없다. 구체적으로, DQ 신호에 대해 DQS 신호의 위상을 전진시키는데 한계가 발생된다. 이 경우에, DQ 신호가 최소 지연 에도 불구하고 데이터 유효 윈도우 내에 래치되므로, 셋업 한계를 검출할 수 없다. 구체적으로, 도 16에 도시된 바와 같이, 입력 DQS 신호가 X도 만큼 시프트된 위치가 셋업 한계이고 가변 지연 회로 (113) 의 최소 지연량이 Z도 만큼 시프트된 위치인 경우, 셋업 한계를 검출할 수 없다. 또한, 가변 지연 회로 (113) 의 최소 지연량이 X도 보다 작더라도, 라인 지연 등으로 인해 입력 DQ 신호가 입력 DQS 신호보다 빠를 경우에 셋업 한계를 검출하기 어렵다.
상술한 문제에 대하여 이하 더욱 상세하게 설명한다. 도 13에 있어서, DDR-SDRAM (103) 의 DQ 단자 (131) 로부터 출력되는 DQ 신호가 Nd101이고, DDR-SDRAM (103) 의 DQS 단자 (132) 로부터 출력되는 DQS 신호가 Nq101이다. 도 17에 도시된 바와 같이, DQ 신호 (Nd101) 및 DQS 신호 (Nq101) 가 서로 동위상으로 출력된다.
반도체 디바이스 (102) 의 DQ 단자 (121) 및 입출력 버퍼 (123) 를 통해 인터페이스 회로 (110) 로 입력되는 DQ 신호는 Nd103이고, 캡쳐 회로 (112) 로부터 출력되는 DQ 신호는 Nd104이다. DQS 단자 (122) 및 입출력 버퍼 (124) 를 통해 인터페이스 회로 (110) 의 가변 지연 회로 (113) 로 입력되는 DQS 신호는 Nq102이고, 가변 지연 회로 (113) 에 의해 위상 시프트된 DQS 신호는 Nq103이다. 도 17에 도시된 바와 같이, DQ 신호 (Nd103) 는 지터 (tJITTER) 를 포함한다. DQS 신호 (Nq102) 는 라인 지연 등으로 인해 tSKEW 만큼 DQ 신호 Nd103 보다 앞선다.
DQS 신호 Nq103 의 최적 지연량은 tBSTDLY 이다. 구체적으로, Nq103(best) 에 나타낸 바와 같이 DQS 신호 (Nq103) 의 상승 에지는 셋업 타임 (tSETUP) 및 홀드 타임 (tHOLD) 을 제외한 데이터 유효 윈도우의 중심 (t103) 에서 최적이다.
클록 사이클이 tCYC 이고, DQ 신호의 지터가 tJITTER이고, 셋업 타임이 tSETUP 이고 홀드 타임이 tHOLD이고, DQ 신호와 DQS 신호 간의 스큐가 tSKEW이고, 가변 지연 회로 (113) 의 최적 시프트량이 tBSTDLY이고, 실제 요구되는 시프트량이 tACTDLY이고, 최소 시프트량이 tMINDLY인 경우, 각 신호는 다음을 만족한다:
최대 패스 지연 tPASSMAX = tCYC - tJITTER - tHOLD - tSKEW
산출된 지연량 tACTDLY = (tMINDLY + tPASSMAX)/2
= (tCYC + tMINDLY - tHOLD - tJITTER - tSKEW)/2
이상적인 지연량 tBSTDLY = (tSETUP - tSKEW + tPASSMAX)/2
= (tCYC - tJITTER + tSETUP - tHOLD - 2tSKEW)/2
에러량 tERROR = tACTDLY - tBSTDLY
= (tMINDLY - tSETUP + tSKEW)/2
여기서, tBSTMR = (tCYC - tJITTER - tSETUP - tHOLD)/2
tCYC >> tMINDLY, tJITTER, tHOLD, tSKEW 일 경우, tBSTMR >> tERROR
속도가 더 높아질 경우, 최소 지연량 (tMINDLY) 이 셋업 타임 (tSETUP) 보다 커지고 그 위치 (t102) 가 셋업 한계 (t101) 보다 늦어지며, 결과적으로 셋업 한계 (t101) 를 검출하는데 실패하게 된다. 따라서, 지연 조절 회로 (114) 에서 얻을 수 있는 최적 지연량은 tACTDLY이다. 그리하여, DQS 신호 (Nq103) 는 최소 지연량 (tMINDLY) 및 홀드 타임 (tHOLD) 을 제외한 영역의 중심 (t104) 으로 시프트되며, 이는 원래의 최적 지연 위치 (t103) 로부터 tERROR 만큼 벗어나 있다. 전술한 바와 같이, 동작 주파수가 약 667Mbps인 경우, 클록 사이클 (tCYC) 이 tMINDLY, tJITTER, tHOLD, tSKEW, tBSTMR 보다 상당히 크고 따라서 tBSTMR 이 tERROR 보다 상당히 크므로, 래그 (tERROR) 가 어떤 큰 문제를 야기하지 않는다.
그러나, DDR2-800 는 동작 주파수가 800Mbps이고, 도 18에 도시된 바와 같이 클록 사이클 (tCYC) 에 대한 tMINDLY, tJITTER, tHOLD, tSKEW 및 tBESTMR의 비율이 상당히 크다. 이 경우, 셋업 한계 (t111) 와 홀드 타임 (t115) 사이의 데이터 유효 윈도우가 좁고 최소 지연 위치 (t112) 가 셋업 한계 (t111) 보다 상당히 늦으므로, tBSTMR 에 대한 원래 최적 지연 위치 (t113) 와 실제 산출된 지연 위치 (t114) 간의 래그 (tERROR) 의 비율이 크다. tERROR 의 비율의 증가란, DQ 신호의 판독시 실패 가능성의 증가를 의미한다. 따라서, tERROR 를 제거하고 데이터 유효 윈도우의 중심에서 DQ 신호를 캡쳐할 필요가 있다.
일 실시형태에 있어서, 인터페이스 회로는 데이터 신호의 데이터 유효 윈도우를 자동적으로 검출하여 스트로브 신호의 최적 지연량을 조절하는 교정 회로 (calibration circuit), 및 상기 데이터 신호를 tFIXDLY > tMINDLY + tSKEW - tSETUP 을 만족하는 지연량 tFIXDLY 만큼 지연시키기 위한 데이터 신호 지연 회로를 포함하며, 여기서 상기 교정 회로의 최소 지연량이 tMINDLY이고 상기 데이터 신호와 스트로브 신호 간의 스큐가 tSKEW이고 상기 데이터 신호의 셋업 타임이 tSETUP이다.
본 발명의 실시형태의 인터페이스 회로가 데이터 신호를 tFIXDLY > tMINDLY + tSKEW - tSETUP 을 만족하는 지연량 tFIXDLY 만큼 지연시키는 데이터 신호 지연 회로를 포함하기 때문에, 셋업 한계를 검출하여 스트로브 신호의 최적 지연량을 조절할 수 있어서 데이터 유효 윈도우의 중심에서 데이터 신호의 캡쳐를 가능하게 하게 한다.
따라서, 본 발명에 따른 인터페이스 회로는 데이터 유효 윈도우의 중심에서 데이터 신호의 래치를 가능하게 하는 스트로브 신호를 발생시킬 수 있다.
본 발명의 상기 과제나 다른 과제, 이점 및 특징은 첨부 도면을 참조한 일부 바람직한 실시형태들에 대한 다음 설명으로부터 명백해질 것이다.
실시형태
이하, 본 발명에 대하여 예시적인 실시형태들을 참조하여 여기에 설명한다. 당업자는 본 발명의 기술을 이용하여 많은 대안적인 실시형태들이 이루어질 수 있으며 본 발명이 설명을 목적으로 예시한 실시형태들에 한정되지 않는다는 것을 인식할 것이다.
제1 실시형태
이후, 본 발명의 실시형태들에 대해 도면을 참조하여 상세하게 설명한다. 도 1은 본 발명의 제1 실시형태에 따른 인터페이스 회로를 포함하는 반도체 집적 회로를 도시한 블록도이다. 인터페이스 회로 (10) 는 종래 기술에 따른 인터페이스 회로의 구성에, 입력 DQ 신호를 소정의 지연량 만큼 지연시키는 고정 지연 회로 (11) 를 추가한 것이다. 후술하는 바와 같이, 고정 지연 회로 (11) 는 DQ 신호를 tFIXDLY > tMINDLY + tSKEW - tSETUP 을 만족하는 지연량 tFIXDLY 만큼 지연시키는 데이터 신호 지연 회로이며, 여기서 지연 조절 회로의 최소 지연량이 tMINDLY이고 DQ 신호와 DQS 신호 간의 스큐가 tSKEW이고 DQ 신호의 셋업 타임이 tSETUP이다.
도 1을 참조하면, 반도체 집적 회로 (2) 는 내부 회로 (25) 를 포함한다. 반도체 집적 회로 (2) 는 DDR-SDRAM (3) 에 접속되어 DDR-SDRAM (3) 으로부터 데이터를 판독하거나 DDR-SDRAM (3) 에 데이터를 기록한다. 이러한 동작을 수행하기 위해, 반도체 집적 회로 (2) 는 외부 단자들 (21, 22) 과 각각 접속되는 입출 력 버퍼들 (23, 24) 사이에 배치되는 인터페이스 회로 (10), 및 내부 회로 (25) 를 포함한다. 인터페이스 회로 (10) 는 고정 지연 회로 (11), 캡쳐 회로 (12), 가변 지연 회로 (13) 및 지연 조절 회로 (14) 를 포함한다. 가변 지연 회로 (13) 및 지연 조절 회로 (14) 는 DQ 신호의 데이터 유효 윈도우를 자동적으로 검출하고 DQS 신호의 최적 지연량을 자동적으로 조절하는 교정 회로를 구성한다.
DDR-SDRAM (3) 으로부터 DQ 단자 (31) 를 통해 DQ 신호 (Nd11) 가 출력된다. 반도체 집적 회로 (2) 의 DQ 단자 (21) 및 입출력 버퍼 (23) 를 통과한 DQ 신호 (Nd12) 는 고정 지연 회로 (11) 로 입력된다. 한편, DDR-SDRAM (3) 으로부터 DQS 단자 (32) 를 통해 DQS 신호 (Nq11) 가 출력된다. 반도체 집적 회로 (2) 의 DQS 단자 (22) 및 입출력 버퍼 (24) 를 통과한 DQS 신호 (Nq12) 는 가변 지연 회로 (13) 로 입력된다. 고정 지연 회로 (11) 에서 소정 지연량으로 고정된 DQ 신호 (Nd13) 는, 가변 지연 회로 (13) 에 의해 위상 시프트된 DQS 신호 (Nq13) 의 상승 에지에서 캡쳐 회로 (12) 에 캡쳐된다. 캡쳐 회로 (12) 에 캡쳐된 DQ 신호는 통상적으로 내부 회로 (25) 로 출력된다. 캡쳐 회로 (12) 가 DQS 신호의 타이밍에 DQ 신호를 캡쳐하지만, 캡쳐된 DQ 신호를 내부 회로의 클록과 동기하여 출력할 수도 있다.
한편, 가변 지연 회로 (13) 의 가변 지연량이 지연 조절 회로 (14) 에 의해 결정되는 지연 조절 모드에서, 캡쳐 회로 (12) 에 캡쳐된 DQ 신호 (Nd14) 는 지연 조절 회로 (14) 로 입력된다. 가변 지연 회로 (13) 는 가변 지연량 = tMINDLY + tDLYSTEP * n 을 갖는 DQS 신호를 발생시키며, 여기서 최소 지연량이 tMINDLY 이고, 가변 지연의 단계값이 tDLYSTEP 이고, n은 0 이상의 정수이다. 캡쳐 회로 (12) 는 각 지연값을 갖는 DQS 신호 (Nq13) 의 타이밍에 DQ 신호 (Nd13) 를 캡쳐한다.
지연 조절 회로 (14) 는 예상 매칭 회로 (41), 지연량 산출 회로 (42) 및 지연 설정 회로 (43) 를 포함한다. 지연 조절 회로 (14) 는 제품 조립 후 출하 전 등 적절한 시기에 지연 조절 모드를 설정하여 가변 지연 회로 (13) 에 설정될 최적 지연량을 결정한다. 이러한 모드에서, 지연 조절 회로 (14) 는 먼저 DDR-SDRAM (3) 에 예상 매칭을 위한 데이터를 기록하고 가변 지연 회로 (13) 의 지연량을 시프트하면서 그 데이터를 판독 예상값과 대조함으로써, 최적 지연량을 검색한다. 예상 매칭 데이터는 지연 조절 회로 (14) 등에 배치되는 홀딩부 (도시하지 않음) 에 유지된다.
예상 매칭 회로 (41) 는 가변 지연량 만큼 지연된 DQS 신호를 사용하여 캡쳐 회로 (12) 에 래치된 DQ 신호 (Nd14) 를 수신한다. 예상 매칭 회로 (41) 는 캡쳐 회로 (12) 에 캡쳐된 DQ 신호 (Nd14) 가 예상값과 매칭하는지의 여부를 확인함으로써, DQ 신호의 판독의 성공 여부를 판정한다. 가변 지연량이 너무 작아서 DQ 신호가 셋업 한계 이전에 캡쳐될 경우, DQ 신호의 판독은 실패가 된다. DQ 신호가 셋업 타임 이후에 데이터 유효 윈도우 내에 캡쳐될 경우, DQ 신호는 예상값과 매칭한다. 지연량이 너무 커서 DQ 신호가 홀드 타임 이내에 캡쳐될 경우, DQ 신호의 판독은 또 실패가 된다. 예상 매칭 회로 (41) 에 있어서의 예상 매 칭 결과에 기초하여 셋업 한계 및 홀드 한계를 검출할 수 있다.
이러한 방식으로, 지연 조절 회로 (14) 는 종래 기술과 마찬가지로 가변 지연 회로의 지연량을 변화시키면서 셋업/홀드 한계 지연을 검색하고 그 중심을 결정함으로써, 타이밍 마진이 최대인 데이터 유효 윈도우의 중심에서 DQ 신호를 캡쳐하도록 DQS 신호의 최적 지연량을 획득한다.
지연량 산출 회로 (42) 는 예상 매칭에 기초하여 셋업 한계 및 홀드 한계를 검출하고 캡쳐 회로 (12) 에 있어서 최적 데이터 캡쳐 타이밍을 산출한다. 지연 설정 회로 (43) 는 가변 지연 회로 (13) 에 대해 지연량 산출 회로 (42) 에서 산출된 최적 지연량을 설정하여 지연량 산출 회로 (42) 에서 산출된 최적 데이터 캡쳐 타이밍에 상승하는 DQS 신호를 발생시킨다.
이 실시형태의 인터페이스 회로 (10) 는 고정 지연 회로 (11) 를 포함하기 때문에, DQ 신호 (Nd12) 에 소정의 지연량을 부가하여 DQ 신호 (Nd13) 를 발생시킨다. 인터페이스 회로 (10) 는 지연된 DQ 신호를 사용하여 지연 조절을 수행함으로써 최적 지연량을 산출하기 때문에, 클록 주파수가 높더라도 셋업 한계를 검출할 수 있다.
이후, 이 실시형태에 따른 인터페이스 회로의 지연 조절 동작에 대하여 설명한다. 도 2는 각 타이밍에 DQ 신호들 및 DQS 신호들을 도시한 타이밍 차트이다. 시프트된 DQS 신호들 (S2 내지 S7) 은 가변 지연 회로 (13) 에서 발생된 상이한 지연량 (상이한 위상량) 을 갖는 지연된 DQS 신호들을 나타낸다. 이 예에 있어서 시프트된 DQS 신호 (S2) 가 입력 DQ 신호의 셋업 한계를 검출하기 위해 요구되지만, 가변 지연 회로 (13) 의 최소 지연량을 갖는 Z도 DQS 신호 (S3) 는 시프트된 DQS 신호 (S2) 보다 큰 지연량을 가진다. 그리하여, 최소 지연을 갖는 Z도 DQS 신호 (S3) 의 상승 에지는 입력 DQ 신호의 셋업 한계 보다 늦으므로, 입력 DQ 신호의 셋업 한계를 검출할 수 없다.
상술한 점을 감안하여, 이 실시형태에 있어서 입력 DQ 신호는 고정 지연 회로 (11) 에 의해 소정량의 지연이 부가되어 있는 지연된 DQ 신호이다. 지연량은 후술하는 바와 같이 지연된 DQ 신호의 셋업 한계가 최소 지연을 갖는 Z도 DQS 신호의 상승 에지보다 늦도록 설정된다. 도 2의 예에서, 지연된 DQ 신호의 셋업 한계는 최소 지연량 (= Z도) 보다 늦으므로, 셋업 한계는 X도 시프트 (S4) 에 대응된다. 이로써, 셋업 한계를 검출할 수 있다. 도 2의 예에서, Y도 시프트되어 있는 시프트된 DQS 신호 (S7) 는 홀드 한계이다. 따라서, 최적 지연량은 (X+Y)/2 도 로서 결정된다.
이하, 지연된 DQ 신호의 고정된 지연량에 대하여 상세하게 설명한다. 도 3은 DQ 신호들 (Nd12, Nd13) 및 DQS 신호들 (Nq12, Nq13) 을 도시한 타이밍 차트이다.
DQ 신호 (Nd12) 및 DQS 신호 (Nq12) 는 각각 고정 지연 회로 (11) 및 가변 지연 회로 (13) 에 입력되는 DQ 신호 및 DQS 신호이다. DQ 신호 (Nd11) 및 DQS 신호 (Nq11) 는 DDR-SDRAM (3) 으로부터 실질적으로 동일한 타이밍에 출력되지만, 이들은 반도체 집적 회로 (2) 의 DQ 단자 (21) 및 DQS 단자 (22) 에 각각 입력될 때까지 라인 길이의 차이 등으로 인해 다른 위상이 되고; 결과적으로, 이들은 tSKEW 의 지연차로 인해 DQ 신호 (Nd12) 및 DQS 신호 (Nq12) 에 나타낸 바와 같이 상이한 지연량을 가진다.
tCYC: DQ 신호의 사이클
tJITTER: DQ 신호의 지터의 길이
tFIXDLY: 고정 지연 회로 (11) 의 지연량
tSETUP: 셋업 타임
tHOLD: 홀드 타임
tSKEW: DQ 신호와 DQS 신호 간의 스큐 타임
tPASSMIN: 최소 지연량 (셋업 한계)
tPASSMAX: 최대 지연량 (홀드 한계)
tMINDLY: 가변 지연 회로의 최소 지연량
tBSTMR: 1/2 (tPASSMAX-tPASSMIN)
tACTDLY: 실제 지연량
여기서,
Figure 112007058255556-pat00001
이후, DDR-SDRAM (3) 과 반도체 집적 회로 (2) 간의 라인 길이의 차이 등 때문에 스큐로 인해 DQS 신호 (Nq12) 가 tSKEW 양 만큼 DQ 신호 (Nd12) 뒤로 지연되는 경우에 대해 설명한다. DQ 신호 (Nd12) 는 고정 지연 회로 (11) 에 의해 tFIXDLY 의 지연을 갖는 DQ 신호 (Nd13) 가 된다. DQS 신호 (Nq13(actual)) 는 최적 지연량 조절후의 DQS 신호이며, DQS 신호 (Nq13(minimum)) 는 가변 지연 회로의 최소 지연량 (tMINDLY) 을 갖는 DQS 신호이다. 최소 지연량 (tMINDLY) 을 갖는 DQS 신호 (Nq13(minimum)) 의 상승 에지 (t1) 는 셋업 한계 (t2) 보다 앞선다.
도 3에서 DQS 신호 (Nq13(actual)) 로 나타낸 바와 같이, DQS 신호 (Nq13) 의 상승 에지가 데이터 사이클 (tCYC) 로부터 지터 (tJITTER), 셋업 타임 (tSETUP), 및 홀드 타임 (tHOLD) 을 뺀 데이터 유효 윈도우의 중심에 있도록, 가변 지연 회로 (13) 에 DQS 신호 (Nq13) 의 지연량을 설정할 필요가 있다.
따라서, DQ 신호 (Nd12) 에 있어서 셋업 종료 타이밍인 셋업 한계 (t2) 및 홀드 시작 타이밍인 홀드 한계 (t4) 를 검출할 필요가 있다. 타이밍 t2 및 t4 를 검출하기 위해, 소정 지연 폭 내에서 가변 지연 회로 (13) 의 지연을 변화시키고, 이러한 지연을 예상값과 대조한다. t2 이전 타이밍에서, 예상 매칭은 실패가 된다. 타이밍 t2 로부터 타이밍 t4 까지의 데이터 유효 윈도우 내에서, 데이터가 판독 가능하며, 예상값과 매칭된다. 타이밍 t4 이후, 예상 매칭은 다시 실패가 된다.
타이밍 t2 및 t4 는 지연량을 순차적으로 변경하고 예상 매칭을 수행함으로써 검출된다. 타이밍 t2 와 타이밍 t4 사이의 중간 타이밍 t3 이 DQS 신호 (Nq13(actual)) 의 이상적인 지연 타이밍이다. 이를 산출하기 위해, 상기 식 (1) 을 이용하여 가변 지연 회로 (13) 에 입력되는 DQS 신호 (Nq12) 의 상승 에지로부터 타이밍 t2까지의 최소 패스 지연 (tPASSMIN) 을 산출한다. 그후, 상기 식 (2) 을 이용하여 DQS 신호 (Nq12) 의 상승 에지로부터 타이밍 t4 까지의 최대 패스 지연 (tPASSMAX) 을 산출한다. 또한, 상기 식 (3) 을 이용하여 가변 지연 회로 (13) 에 실제로 설정되어 있는 지연량 (tACTDLY) 을 산출한다.
이 실시형태에서는, tPASSMIN > tMINDLY 를 만족한다. 그리하여, 가변 지연 회로 (13) 의 최소 지연 타이밍 (t1) 이 셋업 한계 (t2) 보다 항상 앞선다. 이로써, 실패없이 셋업 한계 (t2) 를 검출할 수 있다. 이 때문에, 이 실시형태의 인터페이스 회로 (10) 는 tFIXDLY 가 tPASSMIN > tMINDLY 를 만족하도록 설정되어 있는 고정 지연 회로 (11) 를 포함한다. 상기 식 (1) 로부터, tFIXDLY > tMINDLY + tSKEW - tSETUP 가 만족된다.
구체적으로, 고정 지연 회로 (11) 의 지연량은 가변 지연 회로 (13) 의 최소 지연량 (tMINDLY) 과 스큐 (tSKEW) 로부터 셋업 타임 (tSETUP) 을 뺀 결과의 시간 보다 크도록 설정되어 있다. 본 실시형태에 있어서는 tSKEW 가 하나의 DQ 신호와 하나의 DQS 신호 사이의 스큐로서 설명되어 있지만, 예컨대 하나의 DQS 신호에 대해 8개의 DQ 신호들이 존재하는 경우, tSKEW 는 이들 DQ 신호들 간의 각 스큐를 포함한다. 표준 기술적 수준에 기초하여 tSKEW 등의 양을 평가할 수 있기 때문에, 약간의 마진을 가지고 tPASSMIN > tMINDLY 를 만족하도록 이들 값들에 따라 고정된 지연량을 설정할 수 있다.
이 실시형태에 있어서, 가변 지연 회로 (13) 의 최소 지연된 DQS 신호 (Nq13) 의 타이밍이 셋업 한계 (t2) 보다 앞서도록 DQ 신호가 지연되므로, 클록 주파수가 높더라도 셋업 한계의 검출을 가능하게 한다. 따라서, 정확한 최적 지연량을 산출하여 최적 지연량을 적절히 설정할 수 있다. 이로 인해, DQ 신호의 판독시 실패 가능성을 상당히 줄일 수 있으므로, DDR2-800 및 DDR3 과 같은 높은 동작 주파수를 갖는 DDR-SDRAM 을 가지는 경우에도 고신뢰성의 반도체 디바이스를 제공할 수 있다.
제2 실시형태
이후, 본 발명의 제2 실시형태에 대하여 설명한다. 도 4는 이 실시형태 에 따른 반도체 디바이스를 도시한 블록도이다. 도 1의 반도체 디바이스에서와 동일한 구성요소에 대해서는 동일한 참조 부호를 부여하고 여기서 그 상세한 설명은 생략된다.
이 실시형태의 인터페이스 회로 (50) 에 있어서, 고정 지연 회로 (11) 를 바이패스하기 위한 셀렉터 (16) 가 추가된다. 인터페이스 회로 (50) 는 고정 지연 회로 (11) 및 셀렉터 (16) 로 구성되는 반고정 지연 회로 (15) 를 포함한다. 또한, 지연 조절 회로 (54) 는, 예상 매칭 회로 (41), 지연량 산출 회로 (42) 및 지연 설정 회로 (43) 이외에, 셀렉터 (16) 를 제어하기 위한 지연 설정 회로 (44) 를 포함한다.
이 실시형태의 인터페이스 회로 (50) 는 제1 실시형태와 마찬가지로 교정 동작 동안 고정 지연 회로 (11) 에 의해 지연된 DQ 신호를 사용한다. 한편, 노멀 동작시에는, 고정 지연 회로 (11) 를 통과하지 않고 캡쳐 회로 (12) 에 직접 DQ 신호를 입력함으로써, DQ 신호의 캡쳐 타이밍의 대기시간 (latency) 을 제거한다.
도 5 및 도 6은 DQ 신호들 (Nd22, Nd23) 및 DQS 신호들 (Nq22, Nq23) 을 도시한 타이밍 차트이다. 교정 동작시에, 그 한계가 셋업 (t12) 에 있는 지연 설정 (tPASSMIN) 및 그 한계가 홀드 (t14) 에 있는 지연 설정 (tPASSMAX) 을 검색하기 위해 고정 지연 회로 (11) 를 통과하는 경로가 선택된다. 이 경우에 실제 지연 설정 (tACTDLY) 은 제1 실시형태에서와 동일하다.
구체적으로, 인터페이스 회로 (50) 에 입력되는 DQ 신호 (Nd22) 는 고정 지 연 회로 (11) 를 통과하여 tFIXDLY 의 고정 지연량을 갖는 지연 신호 (Nd23) 가 된다. DQS 신호 (Nd22) 는 스큐 등으로 인해 tSKEW 만큼 DQ 신호 보다 앞서 인터페이스 회로 (50) 에 입력된다. 가변 지연 회로 (13) 는 지연량을 시프트하여 셋업 한계 및 홀드 한계를 검색하여 실제 지연량 (tACTDLY) 을 획득한다.
그후, 지연 설정 회로 (44) 는 셀렉터 (16) 를 스위칭함으로써 고정 지연 회로 (11) 를 바이패스하는 경로를 선택하여 그 한계가 홀드에 있는 지연 설정을 검색한다. 고정 지연 회로 (11) 의 지연량 (tFIXDLY) 은, 고정 지연 회로 (11) 를 통과할 때와 고정 지연 회로 (11) 를 통과하지 않을 때의 홀드 한계들을 비교함으로써 구할 수 있다. 제1 실시형태와 마찬가지로, 고정 지연 회로 (11) 의 고정 지연량은, 가변 지연 회로 (13) 의 최소 지연량 (tMINDLY) 과 스큐 (tSKEW) 로부터 셋업 타임 (tSETUP) 을 뺀 결과의 시간 보다 크도록 설정된다. 이러한 계측에 의해 정확한 고정 지연량을 구할 수 있다.
도 6에서, tPASSMAX _ BYP 는 고정 지연 회로 (11) 를 통과하지 않을 때의 최대 지연량이며, tESTDLY 는 가변 지연 회로 (13) 에 설정되는 지연량이다. 이들은 다음과 같이 산출될 수 있다:
Figure 112007058255556-pat00002
이러한 방식으로, 지연량 (tESTDLY) 은 식 (3) 으로 표현되는 tACTDLY 로부터 고정 지연량 (tFIXDLY) 을 뺌으로써 구해지고, 가변 지연 회로 (13) 의 지연량으로서 설정된다.
도 7은 이 실시형태에 따른 지연량 검색법을 도시한 플로우차트이다. 도 7에 도시된 바와 같이, 프로세스는 먼저 반고정 지연 회로 (15) 내의 고정 지연 회로 (11) 를 통과하는 경로를 선택한다 (스텝 SP1). 그후, 최소 패스 지연 (tPASSMIN) 을 검색하여 지연 설정 (n_min1) 을 저장한다 (스텝 SP2). tPASSMIN 은 가변 지연 회로 (13) 에서 최소 지연량 (tMINDLY) 으로부터 지연량을 순차적으로 시프트하면서 예상 매칭 회로 (41) 에서의 예상값과 최초로 매칭하는 지연량이다.
그후, 프로세스는 최대 패스 지연 (tPASSMAX) 을 검색하여 지연 설정 (n_max1) 을 저장한다 (스텝 SP3). tPASSMAX 는 tPASSMIN 으로부터 지연량을 더욱 증가시키면서 예상 매칭 회로 (41) 에서의 예상값과 최초로 미스매칭하는 지연량 바로 앞의 지연량이다.
그후, 프로세스는 지연 설정 회로 (44) 에 의해 셀렉터 (16) 를 스위칭하여 고정 지연 회로 (11) 를 바이패스하는 경로를 선택한다 (스텝 SP4). 그후 이 경로에서 최대 패스 지연 (tPASSMAX _ BYP) 을 검색하여 그것을 저장한다 (스텝 SP5). 상기 결과에 기초하여, 프로세스는 다음 식 (6) 으로부터 지연량 산출 회로 (42) 를 바이패스하는 동안 최적 지연 (tESTDLY) 을 산출한다:
Figure 112007058255556-pat00003
이러한 지연은 지연 설정 회로 (43) 에 의해 가변 지연 회로 (13) 에 설정된다 (스텝 SP6).
이 실시형태는 고정 지연 회로 (11) 를 사용하여 DQ 신호를 지연시킴으로써 가변 지연 회로의 최적 지연량을 획득하여 셋업 한계 검색을 가능하게 할 수 있을 뿐만 아니라, 고정 지연 회로 (11) 를 바이패스함으로써 노멀 동작 동안 DQ 신호에서의 지연을 방지할 수 있다.
제 3 실시형태
이후, 본 발명의 제3 실시형태에 대하여 설명한다. 도 8은 본 발명의 제3 실시형태에 따른 반도체 디바이스를 도시한 블록도이다. 도 8에 있어서, 도 4의 반도체 디바이스에서와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하고, 그 상세한 설명은 여기서 생략된다. 도 8에 도시된 바와 같이, 상술한 반고정 지연 회로 (15) 는 이 실시형태에 있어서 가변 지연 회로 (61) 및 셀렉터 (16) 로 구성되는 반고정 지연 회로 (65) 로 대체된다. 제1 실시형태 및 제2 실시형태에 있어서 DQ 신호의 지연량은 tPASSMIN > tMINDLY 을 만족하는 고정 지연량, 즉 고정 지연량 tFIXDLY > tMINDLY + tSKEW - tSETUP 이지만, 이 실시형태에서 tMINDLY 값은 가변적이다.
고정 지연량을 설정할 때, 고정 지연량은 약간의 마진을 가지고 tPASSMIN > tMINDLY 를 만족하도록 결정되고, tSKEW 등의 양은 표준 기술 수준에 기초하여 평가된다. tSKEW 는 DIMM 또는 DRAM 에 따라 변경되기 때문에, 약간 큰 값의 tMINDLY 가 설정된다.
그러나, tSKEW 의 양이 예상값보다 커서 고정 지연량 (tFIXDLY) 이 상기 표현식을 만족하지 않는 경우가 있다. 메모리로부터 출력되는 DQS 신호는 클록 신호와 같은 연속 신호가 아니고 판독해야할 DQ 신호가 존재할 때에만 추가되는 신호이다. 그리하여, tSKEW 가 클 경우, 그에 따라 tFIXDLY 가 커야만 한다. 그러나, 큰 고정 지연량은 일반적으로 에러의 증가를 야기하기 때문에, 최적의 고정 지연량을 설정하는 것이 바람직하다. 이 때문에, 이 실시형태는 교정을 위해 DQ 신호의 지연량으로서 선택될 수 있는 몇몇 지연량들을 준비한다.
이러한 구성으로 인해, 고정 지연량이 셋업 한계를 검출하기에 너무 작은 경우에 고정 지연량을 증가시켜서 정확한 교정을 가능하게 하고, 또한 고정 지연량이 너무 큰 경우를 방지함으로써 보다 정확한 교정을 가능하게 한다.
도 9 내지 도 11은 반고정 지연 회로 (65) 로 입력되는 DQ 신호 (Nd32), 반고정 지연 회로 (65) 로부터 출력되는 DQ 신호 (Nd33), 가변 지연 회로 (13) 로 입 력되는 DQS 신호 (Nq32), 및 가변 지연 회로 (13) 로부터 출력되는 DQS 신호 (Nq33) 를 도시한 타이밍 차트이다.
도 9에서, Nd33(1) 은 가변 지연 회로 (61) 를 통과한 후 tFIXDLY2 의 지연량으로 설정되는 DQ 신호이고, Nd33(1) 을 이용한 교정의 결과로서, Nq33(1) 은 가변 지연 회로 (13) 에 의해 tMINDLY 의 지연량으로 설정되는 DQS 신호이고, Nq33(2) 는 가변 지연 회로 (13) 에 의해 tADLY2 의 지연량으로 설정되는 DQS 신호이다. Nd33(1) 의 고정 지연량 (tFIXDLY2) 이 작기 때문에, Nq33(1) 의 상승 에지는 셋업 한계 보다 빠르므로, 정확한 최적 지연량을 산출할 수 없다.
상술한 점을 고려하면, DQ 신호의 지연량은 tFIXDLY2 보다 큰 tFIXDLY1 로 설정된다. 도 10에 도시된 바와 같이, DQ 신호 (Nq33(2)) 의 셋업 한계는 최소 지연량을 가진 DQS 신호 (Nq33(1)) 보다 크므로, 셋업 한계를 검출할 수 있다. 그후, 가변 지연 회로 (61) 를 통과하지 않는 경로를 선택하여 도 11에 도시된 바와 같이 홀드 한계를 검색함으로써, 가변 지연 회로 (61) 에 설정된 지연량 (tFIXDLY1) 을 산출한다. 그리하여, DQS 신호에 설정될 가변 지연 회로 (13) 의 지연량 (tESTDLY) 은 다음과 같이 산출될 수 있다:
Figure 112007058255556-pat00004
도 12는 이 실시형태에 따른 교정 방법을 도시한 플로우차트이다. 도 12에 도시된 바와 같이, 프로세스는 제1 실시형태와 마찬가지로 반고정 지연 회로 (65) 내의 가변 지연 회로 (61) 를 통과하는 경로를 선택한다 (스텝 SP11). 그후, 가변 지연 회로 (13) 의 지연량을 최소 지연으로 설정하고 판독 가능 여부를 판정한다 (스텝 SP12). 판독이 불가능한 경우, 최소 지연이 셋업 한계 보다 작다고 판정되어 셋업 한계를 검색할 수 있으므로, 교정 동작을 수행할 수 있다. 한편, 가변 지연 회로 (13) 의 지연량을 최소 지연으로 설정한 상태에서 판독 가능한 경우, 최소 지연 시간이 셋업 타임 보다 크므로 셋업 한계를 검색할 수 없다. 이 경우, 프로세스는 반고정 지연 회로 (65) 내의 가변 지연 회로 (61) 의 지연량을 증가시킨다 (스텝 SP13). 그후, 가변 지연 회로 (13) 의 지연량을 다시 최소 지연량으로 설정하고, 판독 결과가 실패인 경우, 프로세스는 스텝 SP14로 진행하여, 셋업 한계가 검색 가능하다고 판단한다. 스텝 SP14로부터의 프로세싱은 도 7에서 스텝 SP2로부터의 프로세싱과 동일하다.
이 실시형태에서 DQ 신호의 지연량은 가변적이기 때문에, 가변 지연 회로에서의 지연량의 교정의 에러를 최소화하는 최적의 고정 지연량 (tFIXDLY) 을 설정할 수 있다. 또한, 고정 지연량이 셋업 한계를 검색하기에 너무 작은 경우, 고정 지연량을 증가시켜 셋업 한계의 검색을 가능하게 한다. 이 실시형태의 구성이 반고정 지연 회로 (65) 내의 가변 지연 회로의 바이패스를 허용하지만, 제1 실시형태에서와 마찬가지로 지연 회로만을 포함할 수도 있다.
본 발명은 상기 실시형태들에 한정되지 않으며, 본 발명의 범위 및 취지로부터 벗어나지 않는 한 변형 및 변경이 가능하다는 것은 명백하다. 예컨대, 상기 실시형태들은 SDRAM으로부터 출력되는 DQS 신호 및 DQ 신호를 수신하여 DQ 신호의 래치 타이밍을 조절하는 경우를 설명하고 있다. 그러나, 이러한 SDRAM에 한정되지 않고, LSI 등으로부터 출력되는 데이터 및 스트로브 신호를 수신하여 수신된 데이터의 래치 타이밍을 조절하는 경우에도 동일한 동작을 수행할 수 있다. 또한, 상기 실시형태들은 설명의 간략화를 위해 단일 데이터 버스를 설명하고 있지만, 복수의 데이터 버스들, 예컨대 8개의 데이터 버스들이 있을 수 있다. 이러한 경우, 각 데이터 버스에 대해서 지연 조절 회로가 배치될 수도 있다.
도 1은 본 발명의 제1 실시형태에 따른 인터페이스 회로를 포함하는 반도체 집적 회로를 도시한 블록도.
도 2는 본 발명의 제1 실시형태에 따른 인터페이스 회로에 입력되는 DQ 신호 및 DQS 신호를 도시한 타이밍 차트.
도 3은 본 발명의 제1 실시형태에 따른 인터페이스 회로에 있어서 DQ 신호들 (Nd12, Nd13) 및 DQS 신호들 (Nq12, Nq13) 을 도시한 타이밍 차트.
도 4는 본 발명의 제2 실시형태에 따른 인터페이스 회로를 포함하는 반도체 집적 회로를 도시한 블록도.
도 5는 본 발명의 제2 실시형태에 따른 인터페이스 회로에 있어서 신호가 고정 지연 회로를 통과하는 DQ 신호들 및 DQS 신호들을 도시한 타이밍 차트.
도 6은 본 발명의 제2 실시형태에 따른 인터페이스 회로에 있어서 신호가 고정 지연 회로를 바이패스하는 DQ 신호들 및 DQS 신호들을 도시한 타이밍 차트.
도 7은 본 발명의 제2 실시형태에 따른 지연량 검색법을 도시한 플로우차트.
도 8은 본 발명의 제3 실시형태에 따른 인터페이스 회로를 포함하는 반도체 집적 회로를 도시한 블록도.
도 9는 본 발명의 제3 실시형태에 따른 인터페이스 회로에 있어서 신호가 지연량 tFIXDLY2 을 가진채 지연 회로를 통과하는 DQ 신호들 및 DQS 신호를 도시한 타이밍 차트.
도 10은 본 발명의 제3 실시형태에 따른 인터페이스 회로에 있어서 신호가 지연량 tFIXDLY1 을 가진채 지연 회로를 통과하는 DQ 신호들 및 DQS 신호를 도시한 타이밍 차트.
도 11은 본 발명의 제3 실시형태에 따른 인터페이스 회로에 있어서 신호가 지연 회로를 바이패스하는 DQ 신호들 및 DQS 신호들을 도시한 타이밍 차트.
도 12는 본 발명의 제3 실시형태에 따른 지연량 검색법을 도시한 플로우차트.
도 13은 종래 기술에 따른 DDR-SDRAM 및 그 인터페이스 회로를 도시한 도면.
도 14는 DQ 신호 및 90도 만큼 위상 시프트된 DQS 신호를 도시한 도면.
도 15는 Sekiguchi 등이 개시한 지연 조절법을 설명하기 위한 도면.
도 16은 종래 기술에 따른 지연 조절법의 문제를 설명하기 위한 도면.
도 17은 데이터 전송 속도가 667Mbps인 종래 기술에 따른 지연 조절법을 설명하기 위한 도면.
도 18은 데이터 전송 속도가 800Mbps인 종래 기술에 따른 지연 조절법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
2: 반도체 집적 회로 3: DDR-SDRAM
10: 인터페이스 회로 11: 고정 지연 회로
12: 캡쳐 회로 13: 가변 지연 회로
14: 지연 조절 회로 21, 22: 외부 단자
23, 24: 입출력 버퍼 25: 내부 회로
31: DQ 단자 32: DQS 단자
41: 예상 매칭 회로 42: 지연량 산출 회로
43: 지연 설정 회로

Claims (17)

  1. 데이터 신호의 데이터 유효 윈도우를 자동적으로 검출하여 스트로브 신호의 최적 지연량을 조절하는 교정 회로; 및
    상기 데이터 신호를 tFIXDLY > tMINDLY + tSKEW - tSETUP 을 만족하는 지연량 tFIXDLY 만큼 지연시키기 위한 데이터 신호 지연 회로를 포함하며,
    상기 교정 회로에서의 최소 지연량이 tMINDLY 이고 상기 데이터 신호와 상기 스트로브 신호 간의 스큐가 tSKEW 이고 상기 데이터 신호의 셋업 타임이 tSETUP 인, 인터페이스 회로.
  2. 제 1 항에 있어서,
    상기 교정 회로는 조절 모드 동안 상기 데이터 신호 지연 회로에 의해 지연된 데이터 신호를 사용하여 상기 스트로브 신호의 최적 지연량을 조절하는, 인터페이스 회로.
  3. 제 1 항에 있어서,
    상기 스트로브 신호를 사용하여 상기 데이터 신호를 캡쳐하기 위한 데이터 캡쳐 회로로서, 조절 모드 동안 상기 스트로브 신호를 사용하여 상기 데이터 신호 지연 회로에 의해 지연된 데이터 신호를 캡쳐하고, 노멀 동작 모드 동안 상기 스트 로브 신호를 사용하여 데이터 신호 입력 단자로부터의 데이터 신호를 캡쳐하는, 상기 데이터 캡쳐 회로를 더 포함하는, 인터페이스 회로.
  4. 제 2 항에 있어서,
    상기 스트로브 신호를 사용하여 상기 데이터 신호를 캡쳐하기 위한 데이터 캡쳐 회로로서, 상기 조절 모드 동안 상기 스트로브 신호를 사용하여 상기 데이터 신호 지연 회로에 의해 지연된 데이터 신호를 캡쳐하고, 노멀 동작 모드 동안 상기 스트로브 신호를 사용하여 데이터 신호 입력 단자로부터의 데이터 신호를 캡쳐하는, 상기 데이터 캡쳐 회로를 더 포함하는, 인터페이스 회로.
  5. 제 1 항에 있어서,
    상기 스트로브 신호를 사용하여 상기 데이터 신호를 캡쳐하기 위한 데이터 캡쳐 회로로서, 조절 모드 동안 상기 스트로브 신호를 사용하여 상기 데이터 신호 지연 회로에 의해 지연된 데이터 신호를 캡쳐하고, 노멀 동작 모드 동안 상기 스트로브 신호를 사용하여 데이터 신호 입력 단자로부터의 데이터 신호를 캡쳐하는, 상기 데이터 캡쳐 회로; 및
    데이터 신호 입력 단자를 통해 입력된 데이터 신호와 상기 데이터 신호 지연 회로에 의해 지연된 데이터 신호 중에서 어느 하나를 선택하고 선택된 하나를 상기 데이터 캡쳐 회로로 입력하기 위한 셀렉터를 더 포함하는, 인터페이스 회로.
  6. 제 2 항에 있어서,
    상기 스트로브 신호를 사용하여 상기 데이터 신호를 캡쳐하기 위한 데이터 캡쳐 회로로서, 조절 모드 동안 상기 스트로브 신호를 사용하여 상기 데이터 신호 지연 회로에 의해 지연된 데이터 신호를 캡쳐하고, 노멀 동작 모드 동안 상기 스트로브 신호를 사용하여 데이터 신호 입력 단자로부터의 데이터 신호를 캡쳐하는, 상기 데이터 캡쳐 회로; 및
    데이터 신호 입력 단자를 통해 입력된 데이터 신호와 상기 데이터 신호 지연 회로에 의해 지연된 데이터 신호 중에서 어느 하나를 선택하고 선택된 하나를 상기 데이터 캡쳐 회로로 입력하기 위한 셀렉터를 더 포함하는, 인터페이스 회로.
  7. 제 3 항에 있어서,
    데이터 신호 입력 단자를 통해 입력된 데이터 신호와 상기 데이터 신호 지연 회로에 의해 지연된 데이터 신호 중에서 어느 하나를 선택하고 선택된 하나를 상기 데이터 캡쳐 회로로 입력하기 위한 셀렉터를 더 포함하는, 인터페이스 회로.
  8. 제 1 항에 있어서,
    상기 교정 회로는,
    상기 스트로브 신호를 소정 길이의 시간만큼 지연시키기 위한 가변 지연 회로, 및
    상기 가변 지연 회로에서의 지연 시간을 조절하기 위한 지연 조절 회로를 포 함하는, 인터페이스 회로.
  9. 제 2 항에 있어서,
    상기 교정 회로는,
    상기 스트로브 신호를 소정 길이의 시간만큼 지연시키기 위한 가변 지연 회로, 및
    상기 가변 지연 회로에서의 지연 시간을 조절하기 위한 지연 조절 회로를 포함하는, 인터페이스 회로.
  10. 제 3 항에 있어서,
    상기 교정 회로는,
    상기 스트로브 신호를 소정 길이의 시간만큼 지연시키기 위한 가변 지연 회로, 및
    상기 가변 지연 회로에서의 지연 시간을 조절하기 위한 지연 조절 회로를 포함하는, 인터페이스 회로.
  11. 제 5 항에 있어서,
    상기 교정 회로는,
    상기 스트로브 신호를 소정 길이의 시간만큼 지연시키기 위한 가변 지연 회로, 및
    상기 가변 지연 회로에서의 지연 시간을 조절하기 위한 지연 조절 회로를 포함하는, 인터페이스 회로.
  12. 제 8 항에 있어서,
    상기 지연 조절 회로는,
    데이터 신호와 예상값과의 매칭을 확인하기 위한 예상 매칭 회로,
    상기 예상 매칭의 결과에 기초하여 최적 지연량을 산출하기 위한 지연량 산출 회로, 및
    상기 지연량 산출 회로에 의해 산출된 지연량을 상기 가변 지연 회로에 설정하기 위한 지연 설정 회로를 포함하는, 인터페이스 회로.
  13. 제 1 항에 있어서,
    상기 데이터 신호 지연 회로의 지연량은 가변적이며,
    상기 인터페이스 회로는 상기 데이터 신호 지연 회로에서의 지연 시간을 조절하기 위한 지연 조절 회로를 더 포함하는, 인터페이스 회로.
  14. 제 2 항에 있어서,
    상기 데이터 신호 지연 회로의 지연량은 가변적이며,
    상기 인터페이스 회로는 상기 데이터 신호 지연 회로에서의 지연 시간을 조절하기 위한 지연 조절 회로를 더 포함하는, 인터페이스 회로.
  15. 제 3 항에 있어서,
    상기 데이터 신호 지연 회로의 지연량은 가변적이며,
    상기 인터페이스 회로는 상기 데이터 신호 지연 회로에서의 지연 시간을 조절하기 위한 지연 조절 회로를 더 포함하는, 인터페이스 회로.
  16. 제 5 항에 있어서,
    상기 데이터 신호 지연 회로의 지연량은 가변적이며,
    상기 인터페이스 회로는 상기 데이터 신호 지연 회로에서의 지연 시간을 조절하기 위한 지연 조절 회로를 더 포함하는, 인터페이스 회로.
  17. 제 8 항에 있어서,
    상기 데이터 신호 지연 회로의 지연량은 가변적이며,
    상기 인터페이스 회로는 상기 데이터 신호 지연 회로에서의 지연 시간을 조절하기 위한 지연 조절 회로를 더 포함하는, 인터페이스 회로.
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