JP2008052335A - インターフェース回路 - Google Patents
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Abstract
【解決手段】インターフェース回路は、DQ信号のデータ有効ウィンドウを自動検知してDQS信号の最適遅延量を調整する可変遅延回路13及び遅延調整回路14と、可変遅延回路13における最小遅延量をtMINDLY、DQ信号とDQS信号と間のスキュをtSKEW、DQ信号のセットアップ時間をtSETUPとしたとき、tFIXDLY>tMINDLY+tSKEW−tSETUPを満たす遅延量tFIXDLYだけDQ信号を遅延させる固定遅延回路11とを有する。
【選択図】図1
Description
)を、可変遅延回路113で位相シフトされたデータストローブ信号(DQS信号)のタイミングで取込回路112によりラッチする。取込回路112に取り込まれたDQ信号は内部回路125に出力される。
最大Pass遅延tPASSMAX=tCYC−tJITTER−tHOLD−tSKEW
演算遅延量tACTDLY=(tMINDELY+tPASSMAX)/2
=(tCYC+tMINDLY−tHOLD−tJITTER−tSKEW)/2
理想遅延量tBSTDLY=(tSETUP−tSKEW+tPASSMAX)/2
(tCYC−tJITTER+tSETUP−tHOLD)/2tSKEW
エラー量tERROR=tACTDLY−tBSTDLY
=(tMINDLY−tSETUP+tSKEW)/2
ここで、
tBSTMR=(tCYC−tJITTER−tSWTUP−tHOLD)/2
tCYC>>tMINDLY,tJITTER,tHOLD,tSKEWの場合、
tBSTMR>>tERROR
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図1は、本発明の実施の形態1にかかるインターフェース回路を搭載した半導体集積回路を示すブロック図である。インターフェース回路10は、従来のインターフェース回路の構成に入力DQ信号を所定量遅延させる固定遅延回路11を設けたものである。この固定遅延回路11は、後述するように、遅延調整回路における最小遅延量をtMINDLY、DQ信号とDQS信号間のスキュをtSKEW、DQ信号のセットアップ時間をtSETUPとしたとき、tFIXDLY>tMINDLY+tSKEW−tSETUPを満たす遅延量tFIXDLYだけDQ信号を遅延させるデータ信号遅延回路である。
tJITTER:DQ信号のジッタの長さ
tFIXDLY:固定遅延回路11の遅延量
tSETUP:セットアップ時間
tHOLD:ホールド時間
tSKEW:DQ信号とDQS信号とのスキュ時間
tPASSMIN:遅延最小量(セットアップ限界)
tPASSMAX:遅延最大量(ホールド限界)
tMINDLY:可変遅延回路の最小遅延量
tBSTMR:1/2(tPASSMAX−tPASSMIN)
tACTDLY:実際の遅延量
ここで、
tPASSMIN=tFIXDLY+tSETUP−tSKEW>tMINDLY・・・(1)
tPASSMAX=tCYC+tFIXDLY−tJITTER−tHOLD−tSKEW・・・(2)
tACTDLY=(tPASSMIN+tPASSMAX)/2
=tFIXDLY−tSKEW+(tCYC+tSETUP−tHOLD−tJITTER)/2・・・(3)
次に、本発明の実施の形態2について説明する。図4は、本実施の形態にかかる半導体装置を示すブロック図である。図1に示す半導体装置と同一構成要素には同一の符号を付しその詳細な説明は省略する。
tPASSMAX_BYP=tCYC−tJITTER−tHOLD−tSKEW・・・(4)
tESTDLY=tACTDLY−tFIXDLY
=tACTDLY−(tPASSMAX−tPASSMAX_BYP)
=tPASSMAX_BYP+(tPASSMIN−tPASSMAX)/2・・・(5)
このように、上述の式(3)に示すtACTDLYから固定遅延量tFIXDLYを引いた遅延量tESTDLYを求め、可変遅延回路13の遅延量に設定する。
tESTDLY=n_max1−(n_min1−n_min2)
そして、この遅延を遅延設定回路43により、可変遅延回路13に設定する(ステップSP5)。
次に、本発明の実施の形態3について説明する。図8は、本発明の実施の形態3にかかる半導体装置を示すブロック図である。図8において、図4に示す半導体装置と同一構成要素には同一の符号を付しその詳細な説明は省略する。図8に示すように、本実施の形態においては、上述の半固定遅延回路15の代わりに、可変遅延回路61及びセレクタ16からなる半固定遅延回路65を備えるものである。すなわち、上述の実施の形態1、2においては、DQ信号の遅延量は、tPASSMIN>tMINDLYを満たす固定遅延量、すなわち、固定遅延量tFIXDLY>tMINDLY+tSKEW−tSETUPを満たすものであったのに対し、本実施の形態においては、このtMINDLYを可変遅延とする。
tESTDLY=tADLY1−tFIXDLY1
11 固定遅延回路
12 取込回路
13 可変遅延回路
14 遅延調整回路
15 半固定遅延回路
16 セレクタ
21、22、31、32 端子
23、24 入出力バッファ
25 内部回路
41 期待値照合回路
42 遅延量演算回路
43、44 遅延設定回路
54 遅延調整回路
61 可変遅延回路
65 半固定遅延回路
Claims (7)
- データ信号のデータ有効ウィンドウを自動検知してストローブ信号の最適遅延量を調整するキャリブレーション回路と、
前記キャリブレーション回路における最小遅延量をtMINDLY、前記データ信号と前記ストローブ信号との間のスキュをtSKEW、前記データ信号のセットアップ時間をtSETUPとしたとき、
tFIXDLY>tMINDLY+tSKEW−tSETUP
を満たす遅延量tFIXDLYだけ前記データ信号を遅延させるデータ信号遅延回路とを有するインターフェース回路。 - 前記キャリブレーション回路は、調整モードの際は前記データ信号遅延回路により遅延された前記データ信号を使用して前記ストローブ信号の最適遅延量を調整する
ことを特徴とする請求項1記載のインターフェース回路。 - 前記データ信号を前記ストローブ信号により取り込むデータ取込回路を有し、
前記データ取込回路は、前記調整モードの際には前記データ信号遅延回路により遅延されたデータ信号を前記ストローブ信号により取り込み、通常動作モードの際にはデータ信号入力端子からのデータ信号を前記ストローブ信号により取り込む
ことを特徴とする請求項1記載のインターフェース回路。 - データ信号入力端子から入力されるデータ信号、又は前記データ信号遅延回路により遅延されたデータ信号を選択して前記データ取込回路に入力する選択回路を更に有する
ことを特徴とする請求項1記載のインターフェース回路。 - 前記キャリブレーション回路は、前記ストローブ信号を任意の時間遅延させる可変遅延回路と、前記可変遅延回路における遅延時間を調整する遅延調整回路とを有する
ことを特徴とする請求項1記載のインターフェース回路。 - 前記遅延調整回路は、前記データ取込回路が取り込んだデータ信号と期待値との一致照合を行なう期待値照合回路と、前記期待値照合結果に基づき最適遅延量を演算する遅延量演算回路と、前記最適遅延量演算回路が演算した遅延量を前記可変遅延回路に設定する遅延設定回路とを有する
ことを特徴とする請求項5記載のインターフェース回路。 - 前記データ信号遅延回路は、遅延量が可変であって、
前記データ信号遅延回路における遅延時間を調整する遅延調整回路を更に有する
ことを特徴とする請求項1記載のインターフェース回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006225241A JP4921888B2 (ja) | 2006-08-22 | 2006-08-22 | インターフェース回路 |
US11/878,045 US7567880B2 (en) | 2006-08-22 | 2007-07-20 | Interface circuit |
KR1020070080833A KR100902795B1 (ko) | 2006-08-22 | 2007-08-10 | 인터페이스 회로 |
CNA2007101423662A CN101131859A (zh) | 2006-08-22 | 2007-08-22 | 接口电路 |
DE102007039615A DE102007039615A1 (de) | 2006-08-22 | 2007-08-22 | Schnittstellenschaltung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006225241A JP4921888B2 (ja) | 2006-08-22 | 2006-08-22 | インターフェース回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008052335A true JP2008052335A (ja) | 2008-03-06 |
JP4921888B2 JP4921888B2 (ja) | 2012-04-25 |
Family
ID=38973467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006225241A Expired - Fee Related JP4921888B2 (ja) | 2006-08-22 | 2006-08-22 | インターフェース回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7567880B2 (ja) |
JP (1) | JP4921888B2 (ja) |
KR (1) | KR100902795B1 (ja) |
CN (1) | CN101131859A (ja) |
DE (1) | DE102007039615A1 (ja) |
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JP2015138485A (ja) * | 2014-01-24 | 2015-07-30 | 富士通株式会社 | メモリコントローラ及び情報処理装置 |
JP2015197933A (ja) * | 2014-03-31 | 2015-11-09 | 株式会社メガチップス | データストローブエッジ検出回路、データストローブ処理回路及びデータリード回路 |
US10438637B2 (en) | 2016-01-25 | 2019-10-08 | Aisin A W Co., Ltd. | Memory controller |
Also Published As
Publication number | Publication date |
---|---|
DE102007039615A1 (de) | 2008-02-28 |
US7567880B2 (en) | 2009-07-28 |
KR20080019161A (ko) | 2008-03-03 |
US20080048747A1 (en) | 2008-02-28 |
JP4921888B2 (ja) | 2012-04-25 |
CN101131859A (zh) | 2008-02-27 |
KR100902795B1 (ko) | 2009-06-12 |
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A621 | Written request for application examination |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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