JP6864554B2 - 素子基板、記録ヘッド、及び記録装置 - Google Patents

Description

本発明は、素子基板、記録ヘッド、及び記録装置に関する。

従来、熱エネルギーを利用して記録を行うインクジェット方式に従う記録ヘッドを備えた記録装置がある。インクジェット記録ヘッドは、記録素子として、インク液滴を吐出する吐出口に連通する部位に発熱素子（ヒータ）を設ける。そして、発熱素子に電流を印加して発熱させ、インクの膜沸騰によりインク液滴を吐出させることで記録を行う。

特開平７−６８７６１号公報

インクジェット記録ヘッド基板は、近年の高速化によりヒータへの投入電力が大きくなり、ヒータ駆動時のノイズが課題となっている。このノイズを緩和する方法として、例えば、特許文献１では、ディレイ回路によりヒート駆動タイミングをヒータ間でわずかにずらすことで、チップの総ヒータ電流の立ち上がり立ち下りを緩やかにし、電源の高周波ノイズを緩和して信頼性を向上している。

しかし、近年のノズル数の増加や同時駆動ヒータ数の増加により、ヒートイネーブル信号に対するディレイ回路の数が増加している。その結果、トータルのヒートイネーブル信号の遅延量が増大してしまい、ヒート駆動がラッチ周期内に収まらない問題が生じる。ディレイをかけたヒートイネーブル信号がラッチ周期をはみ出すことは、駆動中にデータが切り替わることを意味している。つまり、ヒータに所望のエネルギーを与えることができず印刷に至らないことに加え、次の周期で選択したヒータを不要に加熱させてしまう。

ラッチ周期を延ばすことで正常に印刷することが可能となるが、周期を延ばすことは印刷スピードを落とすことを意味する。また、ヒートイネーブル信号の遅延量を短くし、ラッチ周期以内に収めると、印刷スピードは確保されるが、ヒータ電流の立ち上がり立ち下りが急峻になり高周波ノイズが発生し、基板の誤動作や輻射ノイズの原因となってしまう。

上記課題を解決するために本発明は以下の構成を備える。すなわち、素子基板であって、記録素子と、第１、第２の記録データを受信する受信部と、第１の信号に基づいて、前記受信部で受信した前記第１、第２の記録データをラッチするデータラッチ部と、記録素子の選択データと前記データラッチ部でラッチされた第１の記録データとの論理演算の結果と、第２の信号のタイミングとに基づいて、記録素子を駆動する第１の駆動部と、前記第２の信号を所定時間遅延させる遅延部と、前記遅延部で遅延された第２の信号に基づいて、前記データラッチ部でラッチされた第２の記録データと前記記録素子の選択データとの論理演算の結果をラッチする演算結果ラッチ部と、前記演算結果ラッチ部にラッチされた演算結果と前記遅延部によって遅延された第２の信号とに従って、記録素子を駆動する第２の駆動部とを備える。

本発明により、印刷速度を落とすことなくヒータ駆動時の電源ノイズを緩和できる。

本願発明に係るインクジェット記録装置の構成例を示す外観斜視図。 本願発明に係るインクジェット記録装置の制御構成の例を示す図。 記録ヘッド基板、記録ヘッドの外観概要を示す図。 本願発明に係る記録ヘッド基板の回路図。 比較例に係る記録ヘッド基板の回路図。 本願発明に係る駆動タイミングチャート。 記録ヘッド基板の比較例における駆動タイミングチャート。 本願発明の別の実施形態に係る記録ヘッド基板の回路図。

以下添付図面を参照して本発明の好適な実施形態について、さらに具体的かつ詳細に説明する。ただし、この実施例に記載されている構成要素の相対配置等は、特定の記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。

またさらに、「記録要素」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

またさらに、「ノズル」とは、特にことわらない限り吐出口ないしこれに連通する液路およびインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

以下に用いる記録ヘッド用の素子基板（ヘッド基板）とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた構成を差し示すものである。

さらに、基板上とは、単に素子基板の上を指し示すだけでなく、素子基板の表面、表面近傍の素子基板内部側をも示すものである。また、本発明でいう「作り込み（ｂｕｉｌｔ−ｉｎ）」とは、別体の各素子を単に基体表面上に別体として配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子板上に一体的に形成、製造することを示すものである。

本発明の最も重要な特徴をなすインクジェット記録ヘッド（以下、記録ヘッド）は、記録ヘッドの素子基板に複数の記録素子とこれら記録素子を駆動する駆動回路とを同一基板に実装している。後述の説明から分かるように、記録ヘッドには複数の素子基板を内蔵し、これらの素子基板をカスケード接続する構造をとっている。従って、この記録ヘッドは相対的に長い記録幅を達成することができる。従って、その記録ヘッドは一般に見られるシリアルタイプの記録装置のみならず、その記録幅が記録媒体の幅に相当するようなフルライン記録ヘッドを備えた記録装置に用いられる。また、その記録ヘッドはシリアルタイプの記録装置の中でも、Ａ０やＢ０などの大きなサイズの記録媒体を用いる大判プリンタに用いられる。

従って、まず本発明の記録ヘッドが用いられる記録装置について説明する。

［記録装置の概要説明］
図１は本発明の代表的な実施例であるインクジェット記録ヘッド（以下、記録ヘッド）を用いて記録を行う記録装置の構成の概要を示す外観斜視図である。

図１に示すようにインクジェット記録装置（以下、記録装置）１はインクジェット方式に従ってインクを吐出して記録を行うインクジェット記録ヘッド（以下、記録ヘッド）１００をキャリッジ２に搭載し、キャリッジ２を矢印Ａ方向に往復移動させて記録を行う。記録紙などの記録媒体Ｐを給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド１００から記録媒体Ｐにインクを吐出することで記録を行う。

記録装置１のキャリッジ２には記録ヘッド１００を搭載するのみならず、記録ヘッド１００に供給するインクを貯留するインクタンク６を装着する。インクタンク６はキャリッジ２に対して着脱自在になっている。

図１に示した記録装置１はカラー記録が可能であり、そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。

本願発明に係る記録ヘッド１００は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用している。このため、電気熱変換体を備えている。この電気熱変換体は各吐出口のそれぞれに対応して設けられ、記録信号に応じて対応する電気熱変換体にパルス電圧を印加することによって対応する吐出口からインクを吐出する。なお、記録装置は、上述したシリアルタイプの記録装置に限定するものではなく、記録媒体の幅方向に吐出口を配列した記録ヘッド（ラインヘッド）を記録媒体の搬送方向に配置するいわゆるフルラインタイプの記録装置にも適用できる。

図２は、図１に示した記録装置の制御構成を示すブロック図である。

図２に示すように、コントローラ１０は、ＭＰＵ１１、ＲＯＭ１２、特殊用途集積回路（ＡＳＩＣ）１３、ＲＡＭ１４、システムバス１５、Ａ／Ｄ変換器１６などで構成される。ＲＯＭ１２は各種制御シーケンスに対応したプログラム、所要のテーブル、その他の固定データを格納する。ＡＳＩＣ１３は、キャリッジモータＭ１の制御、搬送モータＭ２の制御、及び、記録ヘッド１００の制御のための制御信号を生成する。ＲＡＭ１４は、画像データの展開領域やプログラム実行のための作業用領域等として用いられる。システムバス１５は、ＭＰＵ１１、ＡＳＩＣ１３、ＲＡＭ１４を相互に接続してデータの授受を行う。Ａ／Ｄ変換器１６は以下に説明するセンサ群からのアナログ信号を入力してＡ／Ｄ変換し、デジタル信号をＭＰＵ１１に供給する。

また、図２において、ホスト装置４１は画像データの供給源となるＰＣなどの外部の情報処理装置である。ホスト装置４１と記録装置１との間ではインタフェース（Ｉ／Ｆ）４２を介して画像データ、コマンド、ステータス等をパケット通信により送受信する。なお、インタフェース４２としてＵＳＢインタフェースをネットワークインタフェースとは別にさらに備え、ホストからシリアル転送されるビットデータやラスタデータを受信できるようにしてもよい。

スイッチ群２０は、電源スイッチ２１、プリントスイッチ２２、回復スイッチ２３などから構成される。

センサ群３０は、装置状態を検出するためのセンサ群であり、位置センサ３１、温度センサ３２等から構成される。この他にもインク残量を検出するフォトセンサが設けられる。

キャリッジモータドライバ４３は、キャリッジ２を矢印Ａ方向に往復走査させるためのキャリッジモータＭ１を駆動させるキャリッジモータドライバである。搬送モータドライバ４４は、記録媒体Ｐを搬送するための搬送モータＭ２を駆動させる搬送モータドライバである。

ＡＳＩＣ１３は、記録ヘッド１００による記録走査の際に、ＲＡＭ１４の記憶領域に直接アクセスしながら記録ヘッドに対して発熱素子（インク吐出用のヒータ）を駆動するためのデータを転送する。加えて、この記録装置には、ユーザインタフェースとしてＬＣＤやＬＥＤで構成される表示部が備えられる。

次に、以上の構成の記録装置に記録ヘッドとして用いられる液体吐出ヘッドを構成する記録ヘッド基板（素子基板）の実施形態について説明する。図３（ａ）は、記録ヘッド基板１００１の外観概要を示す。記録ヘッド基板１００１は、電源／信号ＰＡＤ１００２、インクタンク６からのインク供給口１００３、及び、発熱素子であるヒータの配列であるヒータアレイ１００４を備える。図３（ｂ）は、記録ヘッド１００の外観概要を示す図である。上述したように、インクタンク６が装着可能であり、これからインクの供給を受ける。そして、記録ヘッド１００は、記録ヘッド基板１００１が設けられる。

［回路構成例］
図４は、本実施形態に係る回路構成を示す図である。図５は、本願発明の回路構成との比較対象とする例を示す図である。図４と図５の構成は、複数のヒータを時分割で駆動する時分割駆動回路を備えている。また、比較例においては回路ブロックのグループ数が８であるのに対し、本実施形態ではグループ数が１６であるものとして説明する。図４に示すように、隣り合うヒータが１つのグループを構成している。配列された複数のヒータが、複数のグループに区分けされている。

また、図６は、本実施形態における駆動タイミングチャートを示し、図７は、比較例における駆動タイミングチャートを示す。

まず、比較例（図５、７）の駆動について説明する。図５に示す比較例において、記録ヘッド基板は、発熱素子であるヒータ１０１、ヒータ１０１を駆動させるためのドライバトランジスタ１０２、ヒートイネーブル信号（ＨＥ）を遅延させるためのＨＥディレイ回路１０３を備える。更に、記録ヘッド基板１００１は、記録データ供給回路１０４、ブロック選択回路１０５、ＡＮＤ回路１０８、昇圧回路１０９を備える。ブロック選択回路１０５はシフトレジスタ１０６、ラッチ回路１０７を備え、クロック信号（ＣＬＫ）１１０、記録データ（ＤＡＴＡ）１１１、ラッチ信号（ＬＴ）１１２が入力される。また、ヒータ１０１には駆動電源（ＶＨ）１２０が接続され、ドライバトランジスタ１０２は接地（ＧＮＤＨ）１２１が接続される。また、対応している、ヒータ１０１、ドライバトランジスタ１０２、ＡＮＤ回路１０８、昇圧回路１０９からなる回路ブロックを複数まとめて１のグループとし、このグループごとに１つのＨＥディレイ回路１０３が設けられている。

この比較例では、８つのグループを示し、１つのグループには８つの回路ブロックが含まれているものとする。図５において、各グループのヒータ１０１に対して付された番号は、同じラッチ期間で動作を開始するヒータ１０１を示している。例えば、各グループのヒータ１０１のうち、１が付されているヒータ１０１は同じタイミングで動作可能となる。同様に、各グループのヒータ１０１のうち、２が付されているヒータ１０１は、同じラッチ期間で動作を開始する。このように、グループに含まれる８つの記録素子は、互いに異なるラッチ期間で駆動を開始する。

ブロック選択回路１０５において、ＤＡＴＡ１１１は、ＣＬＫ１１０の信号エッジに同期してシフトレジスタ１０６に入力され、ＬＴ１１２がＬｏｗとなるタイミング（立ち下り）でラッチ回路１０７に保持される。更に、ラッチ回路１０７から出力がデコーダ１３１へ入力される。デコーダ１３１は、ラッチ回路１０７からの出力を展開し、ブロック選択信号１１４（ＢＥ１〜ＢＥ８）として出力する。ブロック選択信号１１４は、グループ内の１〜８のブロックの中から１つのブロックを選択する際に用いられ、８ビット信号のうち、選択されたブロック回路に対応する１つのビットのみがＨｉｇｈとして出力される。つまり、ブロック選択信号１１４は、グループ内の１〜８のヒータの中から駆動するヒータを１つ選択する。デコーダ１３１は、３つのラッチ回路１０７からの入力（３ビット）を８ビットのブロック選択信号１１４に変換する。図５、７の例ではブロック選択信号１１４と記録データ信号１１５に応じて８×８のマトリクスで駆動するヒータ１０１が選択される。また、ＤＡＴＡ１１１は、ブロック選択回路１０５（シフトレジスタ１０６）を介して記録データ供給回路１０４へ出力される。

記録データ供給回路１０４は、シフトレジスタ１２２、およびラッチ回路１２３を備える。記録データ供給回路１０４は、ブロック選択回路１０５を介して入力されたＤＡＴＡ１１１をシフトレジスタ１２２にて受信する。そして、ＬＴ１１２に基づいて、ラッチ回路１２３にてラッチし、対応するグループの回路ブロックに、記録データ信号１１５として出力する。

ＨＥ１１３は、ヒータ１０１に電流を流す期間を決めるヒートイネーブル信号であり、この信号の論理がＨｉｇｈの期間だけ所望のヒータ１０１に電流を流すこととなる。ＡＮＤ回路１０８は入力された信号に基づいて、駆動させるヒータの選択とそのヒータの駆動期間を決定する。ＡＮＤ回路１０８から出力された信号は、昇圧回路１０９により振幅が増幅され、ドライバトランジスタ１０２を駆動させる。ドライバトランジスタ１０２のスイッチングにより、ＶＨ１２０から記録素子（発熱素子）であるヒータ１０１に電流が流れ、ヒータ１０１が発熱することでインクを発泡吐出される。これにより、記録媒体上に記録を行う。

以下、本実施形態の構成について、図４、６を用いて説明する。図４にて示した構成との差異に着目して説明する。本実施形態では、ヒータ１０１の数が倍である１６×８マトリクスの例を用いて説明する。マトリクスの値は異なるが、ブロック選択信号１１４と記録データ信号１１５に応じて駆動するヒータ１０１を選択する点は同じである。本実施形態では、グループが１６に増加したため、これに伴って、ＨＥディレイ回路１０３の数は倍の１６に増える。そのため、ＶＨ１２０に流れるヒータ電流２０１の積分値も比較例（図７のヒータ電流４０１）の倍となる。なお、ＨＥディレイ回路１０３の１個当たりの遅延量とラッチ周期は、本実施形態と比較例とで等しいとする。

図４に示すように、グループごとにＨＥディレイ回路１０３が設けられ、各グループへのＨＥの入力は多段的に（段階的に）遅延されていく。その結果、ＨＥディレイ回路１０３の増加により、図６に示すように、ディレイ１５段目ＨＥ信号１５５、ディレイ１６段目ＨＥ信号１５６は、Ｈｉｇｈとなるタイミング（立ち上がり）が次のラッチ周期に侵入してしまう。そこで、本実施形態の構成では、ラッチ回路を２段直列接続する。これにより、ラッチ周期をまたぐ条件でも正常駆動が可能となる。本実施形態において、記録データ供給回路１０４に含まれるラッチ回路１２４を一段目ラッチ回路とし、これとは別に二段目ラッチ回路１３２を設ける。

比較例（図５）のＡＮＤ回路１０８は、ブロック選択信号１１４、記録データ信号１１５、及びＨＥ１１３にディレイをかけた信号を入力とする３入力のＡＮＤ構成である。

一方、本実施形態の構成（図４）では、ブロック選択信号１１４、及び記録データ信号１１５を入力とする２入力の一段目ＡＮＤ回路１３４が設けられる。更に、ＨＥ信号に基づいて、一段目ＡＮＤ回路１３４からの信号を保持する二段目ラッチ回路１３２が新たに追加されている。更に、二段目ラッチ回路１３２からの出力、およびＨＥ１１３を入力とする２入力の二段目ＡＮＤ回路１３３とが設けられる。二段目ラッチ回路１３２は、前段のＨＥディレイ回路にて遅延されたＨＥが入力される。

本実施形態において、各ラッチ回路からの出力を制御する制御回路として機能するＡＮＤ回路が、一段目ＡＮＤ回路１３４、二段目ＡＮＤ回路１３３として２つに分けて設けられている。この理由は、ブロック選択信号１１４と記録データ信号１１５のＡＮＤ出力（以下、ヒータ選択データ）をヒータ駆動する直前に二段目ラッチ回路１３２に保持させるためである。

図６は、本実施形態に係る駆動タイミングチャートを示す。図６において、二段目ラッチ回路１３２の出力２０２を示す。図４に示すように、ノードＡは、二段目ラッチ回路１３２の出力であり、二段目ラッチ回路１３２は、一段目ＡＮＤ回路１３４によるＢＥ１とＤ１のＡＮＤ出力が接続されている。ノードＡの出力である二段目ラッチ回路１３２は、ＨＥ１１３がＨｉｇｈとなる立ち上りでヒータ選択データを保持する。図４に示すように、ノードＡを出力する二段目ラッチ回路１３２は、ＨＥディレイ回路１０３にて遅延されていないＨＥ１１３に基づいて、ヒータ選択データを保持する。そして、二段目ＡＮＤ回路１３３は、ヒータ選択データが入力された次の瞬間に、ＨＥ１１３をＨＥディレイ回路１０３により１段分遅延したディレイ１段目ＨＥ信号１４１に基づいて、（ヒータが選択されている場合は）対応するヒータを駆動する信号を出力する。そして、この信号は、昇圧回路１０９を介してドライバトランジスタ１０２に供給され、対応するヒータが駆動される。

ノードＡのヒータ選択データは、ＨＥ１１３が次の周期で再びＨｉｇｈになるまで保持される。ノードＢも同様に、ディレイ１５段目ＨＥ信号１５５により、ヒータ選択データが二段目ラッチ回路１３２に保持される。そして、二段目ＡＮＤ回路１３３は、ディレイ１５段目ＨＥ信号１５５をＨＥディレイ回路１０３により１段分遅延したディレイ１６段目ＨＥ信号１５６に基づいて、（ヒータが選択されている場合は）対応するヒータを駆動する信号を出力する。この信号は、昇圧回路１０９を介してドライバトランジスタ１０２に供給され、対応するヒータが駆動される。

このように、二段目ラッチ回路１３２に対し、ＨＥディレイ回路１０３の１段分前のＨＥ信号でラッチをかける。これにより、本実施系では、確実にヒータ選択データを確定させた直後にヒータを駆動することが可能となる。なお、駆動するヒータを確定するタイミングが仮にヒータを加熱するタイミングと同時であったり、前後してしまったりすると、ヒータの駆動開始時にヒータ選択が定まらないこととなる。その結果、所望のヒータに所望のエネルギーを印加することができない可能性がある。本実施形態では、このような問題が発生しない。

また、本実施形態では、ヒータ選択データを確定するタイミングがＨＥ信号の周期になるため、ラッチ周期には影響を受けず、ＨＥ信号にラッチ周期をはみ出すような遅延がかかったとしても正常駆動が可能となる。

本実施形態の構成により、比較例の構成よりもさらに大きな遅延量が生じるＨＥディレイ回路１０３（複数のＨＥディレイ回路）を設けることも可能であり、より高い信頼性を確保することが可能となる。また、遅延量をさらに大きくしてヒートタイミングをずらすことにより、ヒータ電流２０１のピークを低減することも可能である。比較例の構成では正常駆動させるためには、遅延量も含めて、ラッチ周期内に確実にＨＥ信号を納める必要がある。そのため、従来例では、電流ピークが低減するほどの遅延量を稼ぐことは困難であった。一方、本実施形態の構成では、ＨＥ信号の遅延量をラッチ周期に収める必要は無いため、従来例よりもより多くの遅延量を設けることができる。

また、本実施形態の構成より、ノイズ低減に加えて本体の電源容量も下げることが可能となり、コストダウンも可能となる。なお、本実施形態のようにラッチ周期をまたいでヒート駆動する他の方法の一つとして、例えば、同一列内のヒータを奇数グループと偶数グループで完全に回路を分け、ずらしたタイミングで駆動を行うインターレス駆動がある。この方法を用いれば、２倍のラッチ周期でヒータ駆動を行うことができるため、遅延時間を稼ぐことができ、本発明と同様の効果を得ることができる。しかしながら、この方法では、倍の回路規模が必要となり、各信号も２系統が必要となる。これに対し、本実施形態では、信号数を増やす必要もなく、回路規模も二段目ラッチ回路１３２の増加分のみで実現することができる。

なお、本実施形態において、正常駆動が成り立つ条件は、ＨＥ１１３およびディレイ１段目ＨＥ信号１４１〜１６段目ＨＥ信号１５６の立ち上がりエッジがそのラッチ周期に入っていることが条件である。言い換えると、ＨＥ１１３の最初の立ち上がりのタイミングと、遅延された最終段のＨＥ（図６の例の場合はディレイ１６段目ＨＥ信号１５６）の最後の立ち上がりのタイミングがラッチ周期に含まれるように構成される。本例では、ＨＥ１１３としてダブルパルスを用いているため、ＨＥ１１３の最初の立ち上がりは、前半のパルスの立ち上がりであり、最終段のＨＥの最後の立ち上がりは、後半のパルスの立ち上がりになる。これを超えてしまうと、次のラッチ周期のヒータ選択データを二段目ラッチ回路１３２に保持してしまうことになり、ヒータの駆動周期がずれ、誤動作が生じることとなる。つまり、最終段のＨＥの最後の立ち上がりのタイミングがラッチ周期に含まれるように構成すれば、１６段以上のグループを構成でき、これに対応してＨＥ信号を遅延させることができる。

本実施形態では、二段目ラッチ回路１３２のラッチ信号としてＨＥディレイ回路１０３の１段分前のＨＥ信号を使用した。しかし、この構成に限定するものはなく、二段目ラッチ回路１３２それぞれに対し、遅延量の異なるディレイ回路を設けてもよい。また、ＨＥ信号以外の信号を別途設けて、この信号を用いて二段目ラッチ回路１３２によるラッチを制御してもよい。

本実施形態では、ラッチ２段直列構成を示した。しかし、この構成に限定するものではなく、３段以上の直列であってもよい。

本願発明の別の実施形態について説明する。１６個のグループのうち、一部のグループがヒータを駆動するタイミングがラッチ周期に収めることができない場合について説明する。例えば、グループ１６のみヒータを駆動するタイミングがラッチ周期内に収めることができない場合、図８に示すように、グループ１６のみ一段目ＡＮＤ回路１３４、二段目ラッチ回路１３２、二段目ＡＮＤ回路１３３を設ける構成にすればよい。同様に、グループ１５とグループ１６についてヒータを駆動するタイミングがラッチ周期内に収めることができない場合、グループ１５とグループ１６について一段目ＡＮＤ回路１３４、二段目ラッチ回路１３２二段目ＡＮＤ回路１３３を設ける構成にすればよい。

また、本実施形態では、インクを加熱発泡させて印刷するサーマル方式の構成について述べたが、ピエゾ方式の構成に適用してもよい。また、スキャンタイプ、フルラインタイプのいずれの記録装置にも本願発明は適用可能である。

以上、本実施形態により、印刷速度を落とすことなくヒータ駆動時の電源ノイズを緩和できる。また、ピーク電力を削減することが可能であり、コストダウンも実現できる。

１０１…ヒータ、１０２…ドライバトランジスタ、１０３…ＨＥディレイ回路、１０４…記録データ供給回路、１０５…ブロック選択回路、１０９…昇圧回路、１３４…一段目ＡＮＤ回路、１３２…二段目ラッチ回路、１３３…二段目ＡＮＤ回路

Claims (9)

1. 素子基板であって、
   記録素子と、
   第１、第２の記録データを受信する受信部と、
   第１の信号に基づいて、前記受信部で受信した前記第１、第２の記録データをラッチするデータラッチ部と、
   記録素子の選択データと前記データラッチ部でラッチされた第１の記録データとの論理演算の結果と、第２の信号のタイミングとに基づいて、記録素子を駆動する第１の駆動部と、
   前記第２の信号を所定時間遅延させる遅延部と、
   前記遅延部で遅延された第２の信号に基づいて、前記データラッチ部でラッチされた第２の記録データと前記記録素子の選択データとの論理演算の結果をラッチする演算結果ラッチ部と、
   前記演算結果ラッチ部にラッチされた演算結果と前記遅延部によって遅延された第２の信号とに従って、記録素子を駆動する第２の駆動部と
   を備えることを特徴とする素子基板。
2. 前記素子基板は更に、
   前記記録素子の選択データと前記データラッチ部でラッチされた第１の記録データとを論理演算する第１の論理演算部と、
   前記記録素子の選択データと前記データラッチ部でラッチされた第２の記録データとを論理演算する第２の論理演算部と
   を含むことを特徴とする請求項１に記載の素子基板。
3. 複数の記録素子は、隣り合う記録素子を複数のグループに区分けされ、各グループから１つの記録素子が選択されるように、グループごとに前記記録素子の選択データが割り当てられること特徴とする請求項１または２に記載の素子基板。
4. 複数の記録素子は、隣り合う記録素子を複数のグループに区分けされ、各グループに含まれる複数の記録素子は、前記記録素子の選択データに基づき、互いに異なるタイミングで駆動されることを特徴とする請求項１または２に記載の素子基板。
5. 前記第１の信号は、前記受信部で受信された第１、第２の記録データをラッチするラッチ信号であることを特徴とする請求項１乃至４のいずれか一項に記載の素子基板。
6. 前記第２の信号は、ヒートイネーブル信号であることを特徴とする請求項１乃至５のいずれか一項に記載の素子基板。
7. 前記受信部は、クロック信号に基づいて、前記第１、第２の記録データを受信するシフトレジスタを含むことを特徴とする請求項１乃至６のいずれか一項に記載の素子基板。
8. 請求項１乃至７のいずれか一項に記載の素子基板を１または複数備える記録ヘッド。
9. 請求項８に記載の記録ヘッドを１または複数備える記録装置。

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